Блокирует ли управление событиями Verilog выполнение процедуры?

Question

Блокирует ли управление событиями Verilog выполнение процедуры до наступления события? Рассмотрим пример ниже.

module test;
  reg a;
  initial begin
    @(a) $display("%b", a);
    $display("the_message");
  end
endmodule

Если я запустил вышеизложенное, симуляция завершится без печати the_message. Зачем?

Означает ли это, что @(a) блоков до a изменяется? Если так, то почему симуляция не зависает вечно, а не заканчивается без печати the_message?

Спасибо

Answer 1

Симуляторы, управляемые событиями, работают до тех пор, пока больше не будет запланировано больше активных событий или не будут явно прекращены ($finish).