Я хочу смоделировать внешнее подтягивание в моем интерфейсе. interface inter(); wire a; wire a_out;...
Выход этого исполняемого файла равен x, пока вы не удалите d из назначения c.Выход ххх х.Когда d...
Объявите пользовательский тип данных «colors_e» с возможными значениями - КРАСНЫЙ, ЗЕЛЕНЫЙ, СИНИЙ,...
Я хочу иметь возможность получать имена для типов в перечислении без необходимости фактически...
Я хочу реализовать 2 модуля: один - 20-битный сумматор, а другой - 20-битный регистр.Сумматор имеет...
У меня есть стенд для тестирования Modelsim в System Verilog, который тестирует модуль верхнего...
Я не могу получить этот кусок кода для компиляции (2 ошибки).Он работал нормально с Always @ *, но...
Может кто-нибудь объяснить, почему real_OUT не изменяется от 0 до 3.3 в приведенном ниже коде?
Я пытаюсь реализовать поддержку параметризованного интерфейса, как описано здесь . Я построил...
Пожалуйста, смотрите мой код испытательного стенда Verilog ниже.На самом деле я хотел заменить все...
Я пытаюсь импортировать некоторую C-функцию, которая генерирует массив в SystemVerilog. Вот код:...
Блокирует ли управление событиями Verilog выполнение процедуры до наступления события? Рассмотрим...
Мне было интересно, в чем разница между ожиданием установки флага с помощью оператора ожидания или...
У меня есть большая модель с RTL (verilog) и кодом проверки (system-verilog). Я строю модель с "-cm...
В моем коде есть выражение, как в приведенном ниже коде.Я пишу этот код в Modelsim, и это модуль...
В моем коде есть какая-то ошибка, но я не могу найти ничего плохого в своем коде. EDA Playground...
В стандарте Verilog четко указано, что между проволокой и трипом нет функциональной разницы
Рассмотрим приведенный ниже пример: module test; reg a; initial begin a = 1'b0; a <=...
У меня всегда есть блок в verilog, как показано ниже.Все входные сигналы внутри блока всегда...
Когда я делаю сложение или вычитание в Verilog, некоторые компиляторы выдают предупреждение. //...
У меня есть следующее свойство в systemverilog: property rule_1(trig, prop, clk, rst=1'b0);...
У меня есть массив, скажем, 16 бит (15: 0).У меня есть зарегистрированная 4-битная переменная,...
Привет, почему симуляция VCS допускает некоторые назначения из 2-х разных всегда блоков, в то время...
Когда я пишу универсальный модуль, я часто сталкиваюсь с регистром ширины 0 бит. module test #(...
Я использую QuestaSim 70.7b;И я не могу изменить высоту сигнала формы сигнала. Я перепробовал много...