У меня есть большая модель с RTL (verilog) и кодом проверки (system-verilog). Я строю модель с "-cm line + cond + fsm + tgl + branch + assert", добавленной к стадии разработки, а затем провожу тесты, которые генерируют файлы базы данных покрытия (vdb). После объединения всех VDBS с использованием Verdi, я могу видеть покрытие кода только для нескольких файлов, таких как монитор, файлы интерфейса. Большинство важных файлов не имеют данных покрытия. Даже для файлов, которые показывают покрытие строк, не все строки показывают действительные строки - они серого цвета (среди допустимых линий - покрытые и непокрытые линии показаны соответственно желтым и красным).
Я также попытался добавить прагмы VCS ("// покрытие VCS включено") к некоторым файлам для проверки, но безуспешно.
Есть предложения, чтобы решить эту проблему?