Функция SystemVerilog "reg" встречается в контексте Verilog?

Question

В моем коде есть выражение, как в приведенном ниже коде.Я пишу этот код в Modelsim, и это модуль Verilog.Компилятор выдает предупреждение, как в заголовке.Я уже искал это в Интернете, но не смог найти никакой ссылки на это.Обратите внимание, что когда я удаляю ключевое слово «параметр», это предупреждение исчезает.Я должен сохранить параметр ключевого слова, так как я хочу сохранить его как постоянный.

parameter reg  [4:0]REG_MIN = 5'b00000;   // Address of Minimum register <br/>
parameter reg  [4:0]REG_MAX = 5'b10110;  // Address of Maximum register 

Answer 1

Verilog не позволяет указывать типы данных параметров, но SystemVerilog делает это.Убедитесь, что ваш файл имеет расширение * .sv.В противном случае параметры принимают тип из RHS.

Answer 2

На самом деле хотел добавить немного на фоне этой проблемы.Исходный код предназначен для Chip Design (цифровой ASIC).Проблема в том, что мы должны использовать только одну лицензию для Synthesis, либо Verilog, либо Systemverilog.Я знал, что это нормально, чтобы сохранить это утверждение в коде, так как компилятор не жаловался, просто предупреждение, но это предупреждение будет преобразовано в ошибку при синтезе.Так лучше, чем потом сожалеть.