Я написал тестовую среду axi4_stream.Это хорошо работает, но теперь мне нужно протестировать дизайн...

У меня есть модуль, который содержит сетку подмодулей nxn, где каждый подмодуль подключен к своим 4...

У меня есть модуль проектирования (частично реализованный семисегментный дисплей) с оператором case...

У меня есть несколько параметризованных Verilog, и мне нужно динамически генерировать имена модулей...

Я попытался скомпилировать модуль дизайна mux.sv с его испытательным стендом, используя Icarus, но...

У меня есть системный код verilog. Этот код verilog должен запускать скрипт оболочки, а этот скрипт...

Error: : (vlog-7027) Hierarchical reference not allowed from within a package. Есть ли системная...

Я пытался найти способ захвата ввода с клавиатуры во время симуляции моего кода Verilog. Это вообще...

Я хочу иметь возможность передавать информацию из System Verilog testbench в программу на c ++...

Возможно ли это?Get_type_name является строкой.Разве я не могу иметь массив int и использовать имя...

Я пытаюсь получить доступ / распечатать отдельные элементы вложенного ассоциативного массива, вот...

Как объявить инициализацию вложенного ассоциативного массива в System Verilog? /* Creating an...

Мне нужно настроить функцию, которая определяет, существует ли совпадение в двумерном массиве...

Можно перебрать все аргументы, которые я передал системной задаче verilog или функции, такой как...

Скажем, у меня есть модуль со входами N битов и один бит, который я создаю, например, так: module...

Я написал свойство утверждения.Я хочу добавить задержку между выборкой и проверкой действий. В...

Мне нужно написать класс транзакции так, чтобы у каждого пакета было случайное поле SA [7: 0], поле...

Я пытаюсь построить кодировщик статического приоритета, например, 0011101010 ------> 0010000000...

Я пытаюсь записать ограничение для пакета данных в системном verilog. У меня есть пакет данных,...

Я хотел бы написать тест для модуля FPU и не могу найти способ изменить режим округления...

У меня есть несколько блоков, разработанных другим человеком (core.sv и другие), которые я не могу...

Я знаю, что блок всегда будет срабатывать при изменении любого из элементов в своем списке...

Я всегда думал, что обозначения шины аннотируются так: input bus[MSB:LSB] , где MSB> = LSB. Но...

предположим, что в моем тестовом стенде у меня были следующие сигналы top.module0.expect top

Я пытался создать большой пакет, который экспортирует подпакеты, чтобы не создавать зависимости в...