Я хотел бы написать тест для модуля FPU и не могу найти способ изменить режим округления действительных чисел в SystemVerilog. Существует ли системная функция или какой-либо простой метод для этого?
Спасибо заранее
Нет способа изменить режим округления (от 0). Вы можете усечь, используя функцию $ rtoi, или посмотреть на битовые шаблоны напрямую, используя $ realtobits.