Я новичок в использовании icarus verilog, и я наткнулся на следующую проблему. У меня есть модуль,...

Я пытаюсь понять, как работает алгоритм планирования Verilog. В приведенном ниже примере выводится...

Я хочу реализовать 2 модуля: один - 20-битный сумматор, а другой - 20-битный регистр.Сумматор имеет...

Рассмотрим приведенный ниже пример: module test; reg a; initial begin a = 1'b0; a <=...

Я попытался скомпилировать модуль дизайна mux.sv с его испытательным стендом, используя Icarus, но...

Я пытаюсь выполнить вычитание, когда ALX равен 1, а ALY равен 0, используя сумматор с мгновенным...

Я создаю одноцилиндровый процессор для назначения классов в Verilog, и я не могу получить...

В настоящее время я работаю над проектом класса для создания торгового автомата FSM с...

Я пытался делать упражнения из Nand2Tetris в Verilog. Я начал со всех более простых гейтов,...

Я пишу модуль verilog для моего класса CompSci, и этот модуль специально является модулем памяти...

У меня сбивающая с толку ошибка Verilog, которая возникает, когда я пытаюсь создать 5-битный MUX...

Моя задача - реализовать процессор с памятью данных, используя verilog. Инструкции жестко...

Я пытаюсь написать и протестировать простой 16-разрядный чип RAM8 в Verilog с использованием Icarus...

Я новичок в verilog, и я читал несколько кодов онлайн.Я наткнулся на следующую строку кода и не...