Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом fpga
0
голосов
1
ответ
Vhdl: неограниченные массивы и создание экземпляров размера
user3822607
/
07 августа 2020
vhdl
fpga
0
голосов
1
ответ
VHDL требуется временная задержка в последовательном списке операторов CASE
Nanosynth
/
06 августа 2020
vhdl
fpga
0
голосов
1
ответ
как уменьшить размер целого числа в битах в vivado
Wella Ayuni
/
06 августа 2020
целое-число
vhdl
fpga
vivado
1
голос
0
ответов
Поле # address-cells и # size-cells в свойстве диапазона наложения дерева устройств
user1159290
/
05 августа 2020
linux
встроенный--linux
fpga
intel-fpga
дерево-устройств
1
голос
1
ответ
Уменьшается ли производительность FPGA после нескольких циклов перепрограммирования?
Alireza Khalilian
/
04 августа 2020
железо
fpga
cpu-архитектура
1
голос
1
ответ
Использование LUT Artix-7 слишком велико для логики с 6 входами и 1 выходом
ancajic
/
04 августа 2020
vhdl
fpga
xilinx
1
голос
0
ответов
Язык спецификации свойств (PSL) в VHDL-2008
Андрей Ефимов
/
01 августа 2020
vhdl
fpga
проверка
уровень-передачи-регистра
psl
2
голосов
1
ответ
Инициализация массива VHDL Modelsim выдает предупреждение (vcom-1320)
Peter
/
14 июля 2020
массивы
инициализация
vhdl
fpga
modelsim
0
голосов
1
ответ
Программирование FPGA с DPDK
Vourhey
/
13 июля 2020
сетевое-программирование
fpga
dpdk
0
голосов
1
ответ
«ОШИБКА: несколько драйверов на net» при установке регистра как для положительного, так и для отрицательного фронта
Thor Correia
/
12 июля 2020
verilog
fpga
0
голосов
1
ответ
Невозможно запустить пост-синтез vivado
Gautam Raj Kollabathula
/
17 июня 2020
vhdl
моделирование
fpga
xilinx
vivado
0
голосов
2
ответов
Как я могу использовать переменную genvar для доступа к входным сигналам?
Tushar Garg
/
17 июня 2020
verilog
system-verilog
fpga
asi-c
0
голосов
0
ответов
Ошибки в VHDL при использовании WHEN ELSE
Adson Henrique
/
30 мая 2020
vhdl
fpga
edaplayground
0
голосов
1
ответ
Связывание (2) портов Bidr между (2) модулями в VHDL
g_ski
/
29 мая 2020
vhdl
fpga
двунаправленный
мультиплексор
inout
0
голосов
1
ответ
Мои утверждения выглядят как XXXXXX вместо значения по умолчанию в инструкции case. в Verilog HDL
Samir
/
29 мая 2020
verilog
fpga
hdl
iverilog
0
голосов
0
ответов
Можно ли создать определяемый пользователем атрибут VHDL для типа, который вызывает функцию, принимающую экземпляр типа в качестве аргумента?
hyiger
/
28 мая 2020
vhdl
fpga
quartus
0
голосов
0
ответов
Пытаюсь отобразить на дисплее 640x480 vga с fpga
stasrez
/
27 мая 2020
vhdl
fpga
intel-fpga
0
голосов
0
ответов
Можно ли использовать OpenOCD для отладки процессора soft core без доступа fla sh?
Dartlead
/
27 мая 2020
gdb
fpga
zynq
openocd
1
голос
1
ответ
Невозможно скомпилировать модель памяти DDR3 Micron в Modelsim
surabhig
/
25 мая 2020
verilog
fpga
hdl
modelsim
0
голосов
1
ответ
Программные IP-ядра FPGA: всегда ли они зависят от микросхемы или независимы
v01d
/
09 мая 2020
fpga
0
голосов
1
ответ
Получение ошибочных результатов при выполнении логического вывода с квантованными весами TFlite
Naveen Chander
/
08 мая 2020
tenorflow
машинное-обучение
keras
fpga
0
голосов
2
ответов
Предупреждение об отсутствии подключения к VHDL, кодовая блокировка 4 di git
smit
/
07 мая 2020
vhdl
fpga
xilinx
xilinx-ise
1
голос
3
ответов
VHDL: отключение кнопок (или нет, в зависимости от обстоятельств)
Jamesdeluk
/
06 мая 2020
vhdl
fpga
xilinx
vivado
противодействие
0
голосов
2
ответов
Можно ли получать и считать время в Modelsim?
Kaliban12
/
03 мая 2020
vhdl
fpga
лвп
modelsim
испытательный-стенд
0
голосов
1
ответ
Ошибка моделирования: транзакции не в порядке возрастания GHDL
Persistence
/
03 мая 2020
vhdl
моделирование
fpga
vivado
ghdl
Страница:
1
2
3
4
5
6
...
24
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...