У меня есть проект, в котором я использую модуль IP, сгенерированный Lattice Diamond. Это...

Я написал несколько RTL vivado, а затем добавил некоторые атрибуты vhdl к портам сущности, чтобы...

У меня есть signal dataIn : std_logic_vector ( 15 downto 0); Я хочу дать вход менее 16 бит,...

Мне было любопытно, кому-нибудь повезло собрать всю библиотеку Xilinx ISE unisims для симулятора...

Есть идеи, что вызывает эту ошибку при компиляции с ghdl vhdl simulator? $ ghdl -a /common_pkg.vhd

Странная ошибка при запуске тестового стенда, я никогда раньше такого не видел. Я пытаюсь...

Verilog позволяет определять ветви оператора case как константу в другом файле.Пример: `define...

Похоже, что ни на одном из форумов, который я мог найти, не спрашивали, и я не мог найти, как это...

Я пытаюсь скомпилировать этот код, используя GHDL, и получаю ошибку: вместо 'not' ожидается '=>'.Я...

Я только что взял Руководство дизайнера по VHDL, и я прорабатываю упражнения в первой главе.Я...

architecture rtl of ripple_carry_adder is component full_adder is port ( i_bit1 : in std_logic;...

Когда я компилирую этот код, используя ghdl, он выдает ошибки. library ieee; use ieee

library ieee; use ieee. std_logic_1164.all; entity JKFF is PORT( j,k,clock: in std_logic; q,qbar:...

Я нашел эту ошибку в этом тестовом стенде для SR FF. Пока я компилирую его, используя GHDL в...

Я использую ghdl (компилятор с открытым исходным кодом для VHDL) на Mac.Я пишу этот простой...

Я компилирую GHDL на моей машине с помощью: AdaCore GNAT GPL 2017 Это автономный компилятор Ada для...