Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом xilinx
0
голосов
0
ответов
Как я могу запустить код DMA на плате zynq ultrascale +?
Amin Naji
/
07 августа 2020
linux
xilinx
zynq
zynq-ultrascale-+
0
голосов
1
ответ
мой код vhdl для реализации некоторых fsm работает некорректно
fatecsa
/
06 августа 2020
vhdl
xilinx
xilinx-ise
edaplayground
1
голос
1
ответ
Использование LUT Artix-7 слишком велико для логики с 6 входами и 1 выходом
ancajic
/
04 августа 2020
vhdl
fpga
xilinx
0
голосов
0
ответов
использование zynq без блочного дизайна
DDK
/
14 июля 2020
xilinx
zynq
0
голосов
1
ответ
Как написать экспоненциальную функцию в Verilog?
sai tarun
/
13 июля 2020
verilog
xilinx
hdl
экспонента
0
голосов
0
ответов
Огромное использование памяти в Xilinx Vivado
yildizabdullah
/
09 июля 2020
xilinx
vivado
0
голосов
3
ответов
Установка переменных модулей
David Cain
/
20 июня 2020
verilog
system-verilog
создание-экземпляра
xilinx
vivado
0
голосов
0
ответов
Почему утилита make не может найти файл заголовка?
Steve
/
17 июня 2020
eclipse
makefile
include
xilinx
0
голосов
1
ответ
Невозможно запустить пост-синтез vivado
Gautam Raj Kollabathula
/
17 июня 2020
vhdl
моделирование
fpga
xilinx
vivado
0
голосов
0
ответов
Невозможно разместить точки останова в коде в Xilinx Vitis IDE v2019.2
Steve
/
27 мая 2020
затмение
g-cc
makefile
эльф
xilinx
0
голосов
0
ответов
Подключите каждую конечную точку к каждой дорожке P cie
overlord
/
25 мая 2020
xilinx
pci-e
zynq
0
голосов
0
ответов
Как найти подробную информацию о причине сбоя dma_request_chan ()?
sktpin
/
07 мая 2020
linux--ядро
linux--драйвер-устройство
встроенный--linux
xilinx
zynq-ultrascale-+
0
голосов
2
ответов
Предупреждение об отсутствии подключения к VHDL, кодовая блокировка 4 di git
smit
/
07 мая 2020
vhdl
fpga
xilinx
xilinx-ise
1
голос
0
ответов
Microblaze на QEMU не производит последовательный вывод
StanOverflow
/
06 мая 2020
qemu
xilinx
bare-metal
microblaze
эмуляция-устройства
1
голос
3
ответов
VHDL: отключение кнопок (или нет, в зависимости от обстоятельств)
Jamesdeluk
/
06 мая 2020
vhdl
fpga
xilinx
vivado
противодействие
0
голосов
1
ответ
Проблемы с моделированием данных на Verilog
Pare Kanes
/
05 мая 2020
verilog
xilinx
0
голосов
1
ответ
Почему вивадо 2017.4 показывает ошибку здесь?
Prasanna Shanbhogue
/
04 мая 2020
verilog
xilinx
vivado
сбис
iverilog
0
голосов
1
ответ
Эффективно получить параметр из обобщенных VHDL
Persistence
/
01 мая 2020
vhdl
fpga
xilinx
vivado
ghdl
0
голосов
1
ответ
Почему мой модуль ядра Makefile создает .ko с ядром 4.14, а не 5.6?
sktpin
/
30 апреля 2020
makefile
linux--kernel
ядро-модуль
xilinx
0
голосов
0
ответов
Vivado Xilinx 2019.2: ОШИБКА: [XSIM 43-3238] Не удалось связать дизайн
Takudzwa Shumbamhini
/
28 апреля 2020
verilog
моделирование
xilinx
vivado
испытательный-стенд
0
голосов
0
ответов
Как я могу подключить сигнал out y от mux4: 1 к входу mux4: 1 в приложении для автоматизации состояний в VHDL?
Alin
/
28 апреля 2020
vhdl
fpga
xilinx
vivado
0
голосов
0
ответов
ПЛИС с жестким процессором и необходимыми инструментами
a_soy_milkshake
/
25 апреля 2020
fpga
xilinx
intel-fpga
zynq
0
голосов
0
ответов
Функция Open CL не возвращает управление основному коду
Sudarshan shenoy
/
24 апреля 2020
c++
opencl
xilinx
0
голосов
0
ответов
VHDL: Почему '0' XOR '0' = '1' в моем дизайне
Tobias
/
21 апреля 2020
vhdl
моделирование
xilinx
vivado
0
голосов
0
ответов
Как найти график масштабирования для ядра FFT IP
M.Mahdi Sayadi
/
18 апреля 2020
vhdl
xilinx
Страница:
1
2
3
4
5
6
...
12
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...