Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом system-verilog
0
голосов
3
ответов
Причина предполагаемых защелок (не иначе или по умолчанию) в Verilog
Tarashi99
/
04 августа 2020
verilog
system-verilog
квартус
1
голос
1
ответ
Почему не работает ограниченная рандомизация UVM?
chao
/
04 августа 2020
system-verilog
увм
0
голосов
1
ответ
Не удается разрешить несколько постоянных драйверов для ошибки net Quartus
Tarashi99
/
02 августа 2020
verilog
system-verilog
квартус
0
голосов
1
ответ
Ошибка UVM при использовании нескольких секвенсоров с использованием конструкции l oop
Tapojyoti Mandal
/
14 июля 2020
system-verilog
увм
0
голосов
1
ответ
Функциональное покрытие для ТБ на основе Verilog
Sreejin TJ
/
13 июля 2020
verilog
system-verilog
тестовое-покрытие
тестовый-стенд
3
голосов
1
ответ
Как использовать выражение Arithmeti c в Enum в системном Verilog?
Rishi Jaiswal
/
13 июля 2020
verilog
system-verilog
тестовый-стенд
0
голосов
1
ответ
Использование assign внутри $ test $ plusargs в systemverilog
Grace90
/
11 июля 2020
verilog
system-verilog
увм
0
голосов
1
ответ
Что делает kill () в коде примеров
haykp
/
10 июля 2020
system-verilog
увм
0
голосов
3
ответов
Установка переменных модулей
David Cain
/
20 июня 2020
verilog
system-verilog
создание-экземпляра
xilinx
vivado
0
голосов
2
ответов
Как я могу использовать переменную genvar для доступа к входным сигналам?
Tushar Garg
/
17 июня 2020
verilog
system-verilog
fpga
asi-c
0
голосов
1
ответ
Точка покрытия Systemverilog для каждого элемента в перечислении
Burak Toker
/
16 июня 2020
перечисления
system-verilog
uvm
бины
0
голосов
1
ответ
Неудачное назначение в SystemVerilog
wubingrui
/
30 мая 2020
system-verilog
увм
3
голосов
1
ответ
Как отобразить / распечатать распакованный тип как шестнадцатеричный в SystemVerilog?
Magor Keszthelyi
/
29 мая 2020
синтаксис
int
hex
verilog
system-verilog
0
голосов
1
ответ
Как просмотреть массив SystemVerilog Dynami c в форме волны
Ansuman Mishra
/
28 мая 2020
массивы
verilog
system-verilog
фифо
0
голосов
0
ответов
Кавер-группы не отображаются в отчете о покрытии QuestaSim
ubaabd
/
09 мая 2020
system-verilog
questasim
0
голосов
2
ответов
Имя модуля переменной системы Verilog
Wilderness
/
07 мая 2020
оператор-if
макросы
verilog
system-verilog
подстановка
0
голосов
1
ответ
Я пишу SystemVerilog Testbench для модуля, который моделирует схему c, но не знаю, почему в окне стенограммы говорится, что нет подключения к порту Y?
CEStudent
/
05 мая 2020
system-verilog
digital-logi-c
questasim
digital-дизайн
Для получения более полной информации посмотрите в
списке вопросов
или в
популярных тегах
.
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...