Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом verilog
1
голос
1
ответ
Как установить сигнал одновременно на время и на часах?
Tommytml
/
06 августа 2020
verilog
hdl
xilinx-ise
0
голосов
3
ответов
Причина предполагаемых защелок (не иначе или по умолчанию) в Verilog
Tarashi99
/
04 августа 2020
verilog
system-verilog
квартус
1
голос
1
ответ
Беззнаковое выражение, используемое со знакомым выражением в присваивании
Veridian
/
04 августа 2020
verilog
система-verilog
подзорная-труба
0
голосов
1
ответ
Использование параметра модуля в назначении Continuos (Systemverilog)
Seek Addo
/
03 августа 2020
verilog
системный-verilog
0
голосов
1
ответ
В чем разница между аннотацией SDF и обратной аннотацией SDF?
hw-coder
/
03 августа 2020
verilog
0
голосов
1
ответ
Не удается разрешить несколько постоянных драйверов для ошибки net Quartus
Tarashi99
/
02 августа 2020
verilog
system-verilog
квартус
0
голосов
2
ответов
Как я могу импортировать параметры из внешнего файла с помощью `include?
SINGH
/
01 августа 2020
verilog
0
голосов
1
ответ
Выполнение арифметики c параметров для инициализации других констант
zeke
/
01 августа 2020
синтаксис
параметры
verilog
уровень-передачи-регистров
0
голосов
1
ответ
Как написать экспоненциальную функцию в Verilog?
sai tarun
/
13 июля 2020
verilog
xilinx
hdl
экспонента
0
голосов
1
ответ
Функциональное покрытие для ТБ на основе Verilog
Sreejin TJ
/
13 июля 2020
verilog
system-verilog
тестовое-покрытие
тестовый-стенд
3
голосов
1
ответ
Как использовать выражение Arithmeti c в Enum в системном Verilog?
Rishi Jaiswal
/
13 июля 2020
verilog
system-verilog
тестовый-стенд
0
голосов
0
ответов
Использование reg в качестве входа путем подключения его к другому модулю
Ilya Radomskiy
/
13 июля 2020
verilog
0
голосов
1
ответ
«ОШИБКА: несколько драйверов на net» при установке регистра как для положительного, так и для отрицательного фронта
Thor Correia
/
12 июля 2020
verilog
fpga
0
голосов
1
ответ
Незаконное подключение к выходному или входному порту
Joshua Ron Garcia
/
12 июля 2020
verilog
стенд
0
голосов
1
ответ
Использование assign внутри $ test $ plusargs в systemverilog
Grace90
/
11 июля 2020
verilog
system-verilog
увм
0
голосов
1
ответ
Verilog HDL - Вложенный оператор if внутри блока always posedge
moody-parrot
/
10 июля 2020
verilog
hdl
синтез
0
голосов
2
ответов
Минимальная битовая ширина Verilog
tim
/
21 июня 2020
verilog
системный-verilog
0
голосов
3
ответов
Установка переменных модулей
David Cain
/
20 июня 2020
verilog
system-verilog
создание-экземпляра
xilinx
vivado
0
голосов
3
ответов
Как мне посчитать определенную последовательность c в Verilog?
keivan shirkoubian
/
20 июня 2020
verilog
конечный-автомат
1
голос
2
ответов
всегда блокировать без списка чувствительности - $ display не выполняется
Ashlesha Sunil Agate
/
20 июня 2020
verilog
цифровой-дизайн
2
голосов
1
ответ
Ошибки типа данных в Verilog
Kavitha
/
20 июня 2020
verilog
0
голосов
1
ответ
SIPO (последовательный вход и параллельный выход) FSM в Verilog
Hatam Abolghasemi
/
18 июня 2020
verilog
фсм
2
голосов
2
ответов
Почему неизвестен выход таймера?
Baum
/
17 июня 2020
verilog
0
голосов
2
ответов
Как я могу использовать переменную genvar для доступа к входным сигналам?
Tushar Garg
/
17 июня 2020
verilog
system-verilog
fpga
asi-c
2
голосов
2
ответов
В чем разница между этими двумя счетчиками?
vvillp0wer5
/
16 июня 2020
verilog
системный-verilog
hdl
Страница:
1
2
3
4
5
6
...
48
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...