Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом verilog
1
голос
1
ответ
В чем разница между непоследовательным оператором повторения GoTo и повторным непоследовательным в системном правописании?
Prasanna Shanbhogue
/
19 апреля 2020
verilog
система-verilog
проверка
система-verilog-утверждений
сбис
0
голосов
1
ответ
Постоянное значение в verilog
nikhil bellad
/
19 апреля 2020
verilog
константы
система-verilog
компиляции-постоянного-времени
0
голосов
1
ответ
Почему этот выход вылезает с одной задержкой?
youngjae san
/
19 апреля 2020
verilog
задержка
мультиплексоры
1
голос
2
ответов
Моделирование ModelSim работает, но FPGA не работает. Что мне не хватает?
Zacharie McCormick
/
19 апреля 2020
verilog
fpga
modelsim
кварт
intel-fpga
0
голосов
3
ответов
Квадрат с плавающей точкой root в Верилоге
Ho Jin Ling
/
18 апреля 2020
vhdl
verilog
кварт
2
голосов
1
ответ
Всегда блокировка с заданным срабатыванием как-то работает во время 0
user9679818
/
18 апреля 2020
verilog
0
голосов
0
ответов
Как запустить файл verilog с помощью GTKWave?
Adan Ramirez Quintero
/
18 апреля 2020
verilog
iverilog
gtkwave
1
голос
1
ответ
Verilog не выводит ожидаемое значение в простом назначении
Nick Sabia
/
17 апреля 2020
verilog
0
голосов
0
ответов
Как установить пользовательское определение в файле списка (*. F) для verilog?
dogo
/
17 апреля 2020
verilog
система-verilog
eda
0
голосов
0
ответов
Как задать имя сигнала в MyHDL?
betontalpfa
/
17 апреля 2020
python
verilog
лвп
codegen
myhdl
0
голосов
1
ответ
Не удается получить выходное значение для испытательного стенда Verilog (имитация цепи C17 из ISCAS 85)
cannon21
/
16 апреля 2020
verilog
vivado
0
голосов
0
ответов
Verilog "Net 'SIGNAL", который выдает "всегда0", нельзя присвоить более одного значения
spd75
/
14 апреля 2020
verilog
fsm
quartus
цепь
0
голосов
1
ответ
Как узнать, какие управляющие сигналы генерирует инструкция MIPS?
Rijad Hadzic
/
14 апреля 2020
verilog
mips
процессор
mips32
iverilog
0
голосов
0
ответов
Почему блок Always в файле BIST_controller.v не отображает все случайные значения LFSR, сгенерированные из файла TPG.v
Md. Shazzatur Rahman
/
13 апреля 2020
verilog
0
голосов
1
ответ
Ошибка cocotb-modelsim из-за недопустимой опции -o pipefail
M.X
/
13 апреля 2020
bash
verilog
modelsim
cocotb
0
голосов
0
ответов
Реализация двух миганий после нажатия кнопки. Verilog HDL
Richard So
/
12 апреля 2020
verilog
пользовательский-ввод
fpga
лвп
мерцание
0
голосов
1
ответ
Как создать несколько общих структур FPGA в Кристен?
Nolen White
/
12 апреля 2020
verilog
fpga
0
голосов
1
ответ
Ошибка компиляции 2: 1 MUX с обработкой ошибок с использованием отдельных компонентов
Ashking007
/
11 апреля 2020
компилятор-ошибка
verilog
мультиплексоры
0
голосов
0
ответов
Получение ошибок компиляции при компиляции кода verilog
kshitij kulshreshtha
/
11 апреля 2020
verilog
0
голосов
0
ответов
объединенное число
mahsaabdev
/
10 апреля 2020
verilog
0
голосов
0
ответов
Два выхода, оставшиеся в покое
Sumukh Prashant Bhanushali
/
09 апреля 2020
verilog
лвп
кварт
сбис
0
голосов
2
ответов
Какова цель слова "begin: u" после l oop?
Ahgou Gan
/
09 апреля 2020
verilog
0
голосов
1
ответ
Как передать указанный индекс массива c в качестве входных данных в модуль в Verilog?
david
/
06 апреля 2020
verilog
система-verilog
лвп
электроника
0
голосов
2
ответов
Не получен соответствующий вывод в моем 32-битном ALU с использованием verilog-кода на уровне шлюза
Sunny Parekh
/
05 апреля 2020
verilog
алу
1
голос
1
ответ
команда modelsim для выбора конкретного теста в Verilog testbench
dineesh
/
04 апреля 2020
случай
verilog
командная-строка-аргументы
modelsim
Страница:
« сюда
1
2
3
4
5
6
7
8
9
10
...
48
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...