Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом verilog
0
голосов
1
ответ
Вычислить время обработки Verilog с использованием моделирования и использования FPGA
Jay Desai
/
04 апреля 2020
verilog
fpga
xilinx
vivado
0
голосов
1
ответ
Для чего синтезируются назначения с математическими операторами (+, -, <, et c)?
guidoism
/
03 апреля 2020
verilog
синтез
0
голосов
2
ответов
Ошибка в окне вывода Xilinx, как показано на диаграмме ниже для 32-битной логики c с использованием уровня шлюза
Sunny Parekh
/
03 апреля 2020
verilog
32-бит
0
голосов
1
ответ
Процедурное присвоение незарегистрированному сдвигу не разрешено, левая часть должна быть reg / integer / time / genvar - это ошибка, которую я получаю
Palak Halvadia
/
02 апреля 2020
verilog
алу
0
голосов
1
ответ
мы можем использовать $ random в системном verilog с аргументом seed?
hw-coder
/
01 апреля 2020
случайным-образом
verilog
система-verilog
0
голосов
1
ответ
Оператор Verilog If -Appears будет срабатывать перед условием
Joe Bingham
/
01 апреля 2020
verilog
fpga
ice40
0
голосов
1
ответ
Понимание примитива SB_IO в решетке ICE40
nalzok
/
31 марта 2020
verilog
fpga
решетки
yosys
ice40
2
голосов
3
ответов
Определение другого значения параметра для моделирования и синтеза
MRm
/
31 марта 2020
verilog
система-verilog
modelsim
synplify
0
голосов
1
ответ
Какие сигналы требуются для интерфейса AXI-Stream?
d jass
/
31 марта 2020
verilog
vivado-hls
0
голосов
2
ответов
как получить размер параметра / числа в битах?
hex3937
/
30 марта 2020
verilog
0
голосов
1
ответ
Как создать поведенческий код для определения положительных границ?
3MP The Rook
/
30 марта 2020
verilog
0
голосов
1
ответ
Почему моя форма сигнала Verilog внезапно останавливается, когда значение меняется на 1
RMarms
/
29 марта 2020
verilog
бесконечномерным-л-oop
трубопровод
микропроцессоры
0
голосов
1
ответ
Modelsim: Ошибка: (vsim-3033) ... Не удалось создать MUT. Конструкция устройства не найдена
Metric
/
29 марта 2020
verilog
modelsim
0
голосов
1
ответ
Система Verilog, как суммировать значения массива?
Alban Gimli
/
28 марта 2020
в-л-oop
сумма
verilog
система-verilog
vivado
0
голосов
2
ответов
Вождение светодиода от выключателя
iggy
/
27 марта 2020
verilog
intel-fpga
0
голосов
1
ответ
Что это означает {} после параметра в verilog?
laurent01
/
27 марта 2020
verilog
система-verilog
0
голосов
0
ответов
Ошибка при создании модуля, который реализует файл регистра, который выполняет вычитание вектора (Verilog)
displayname12
/
27 марта 2020
verilog
cpu-архитектуры
0
голосов
1
ответ
Как редактировать и тестировать Verilog Netlist
Pragash B
/
25 марта 2020
verilog
система-verilog
список-соединений
0
голосов
1
ответ
Нужно ли вычитание меньше ресурсов, чем символ сравнения в Verilog?
Weixu Pan
/
25 марта 2020
verilog
0
голосов
1
ответ
Verilog - «сроки»
Touger
/
24 марта 2020
синтаксис
verilog
fpga
vivado
0
голосов
1
ответ
Почему размер порта здесь не совпадает в Verilog (16-битный CarrySelectAdder)?
Poky
/
22 марта 2020
verilog
0
голосов
3
ответов
Verilog: присвоение значения reg
iggy
/
21 марта 2020
verilog
1
голос
1
ответ
Большой мультиплексор с л oop в Verilog
DeMo
/
20 марта 2020
в-л-oop
включение-утверждение
verilog
синтез
0
голосов
1
ответ
Конфигурация системы verilog top с использованием `ifndefine
bradpin
/
20 марта 2020
конфигурация
verilog
0
голосов
1
ответ
Как сохранить записи нажатия клавиш на клавиатуре PMOD для FPGA
nick n
/
20 марта 2020
verilog
intel-fpga
Страница:
« сюда
1
2
3
4
5
6
7
8
9
10
11
...
48
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...