Оператор Verilog If -Appears будет срабатывать перед условием - PullRequest
Новая
       61

Оператор Verilog If -Appears будет срабатывать перед условием

0 голосов
/ 01 апреля 2020

Почему r_D <= 8'h40 выполняется до w_Rx_DV == 1'b1 согласно приведенному ниже коду и форме сигнала? R_D не должно быть присвоено какое-либо значение, пока w_Rx_DV не станет высоким.

Спасибо за любые комментарии

Джо 

  module main(

  input           i_Clock,
  input           i_Rx_Serial, 
  output          o_PWM
                   );

  reg              r_Load ;         
  reg [7:0]        r_D =0;
  wire             w_Rx_DV;
  wire [7:0]       w_RX_Byte;
  reg [7:0]        r_RX_Byte;        


  PWM PWM(
     .i_Clock(i_Clock),
     .i_Load(r_Load),   
     .i_D (r_D),         
     .o_PWM(o_PWM)   

  );

  rx rx(
     .i_Clock (i_Clock),
     .i_Rx_Serial (i_Rx_Serial),
     .o_Rx_DV (w_Rx_DV),
     .o_Rx_Byte (w_RX_Byte)
   );


always @ (posedge i_Clock)
  begin
    r_Load <= 0;
    if(w_Rx_DV == 1'b1) ;
      begin
        r_RX_Byte <= w_RX_Byte;
          if(r_RX_Byte ==8'h0)
            begin
                r_D <= 0;
                r_Load <= 1;
            end
          if(r_RX_Byte == 8'h3F)        
            begin
                 r_D <= 8'h40;
                 r_Load <= 1;
            end
     else
        begin
        r_Load <= 0;
        end
     end
     end


endmodule

форма волны

1 Ответ

2 голосов
/ 01 апреля 2020

Почему r_D <= 8'h40 выполняется до w_Rx_DV == 1'b1 </p>

Потому что у вас точка с запятой после if здесь: 

if(w_Rx_DV == 1'b1) ;
                 // ^ End of if statement.
...