SB_RAM2048x2 - специфичный для iCE40 примитив, он не будет работать на Zynq.
Скорее всего, вы захотите вывести память, используя массив Verilog, например
reg [1:0] mem[0:2047];
always @(posedge clk) begin
if (wen) mem[waddr] <= wdata;
rdata <= mem[raddr];
end
. работать на любой семье FPGA.