Я хотел бы написать verilog, который можно синтезировать с использованием yosys (предпочтительно) или цепочки инструментов Lattice Radiant с использованием Synplify (необходим, например, для зашифрованного IP-адреса из Lattice).
Большинство жестких ячеек, таких как PLL, имеютразные имена между двумя инструментами.
Существует ли библиотека verilog, которая позволяет выбрать любой инструмент синтеза с одним 'например, определением?