Я пытаюсь использовать 1-битный полный вычитатель с помощью 4-битного модуля, поэтому я немного...

У меня есть счетчик (cnt_a) с начальным значением 125000 (т.е. 17'h 1_E848). который указывает...

Я новичок в Verilog и только что получил TinyFGPA Bx. Я запустил некоторый пример кода и поэтому...

Я пытаюсь реализовать дисперсию в vivado 2017.4 с использованием арифметики с фиксированной точкой....

В Verilog я заметил, что различные ресурсы (примечания к курсу и онлайн-ресурсы), как правило,...

Я создаю 32-битный шифтер с несколькими муксами, вот код: module shifter_32bit(a, b, out); input...

Я делаю декодер для ПЛИС. Код verilog компилируется, но переключатели ничего не делают. Я четыре...

Мне нужно сохранить 80 8-битных входов в памяти в testbench и вычислить среднее из восьми 8-битных...

Рассмотрим приведенный ниже пример: module test; reg a; initial begin a = 1'b1; end initial...

. ,. всегда @ (*) начинаются case(op) // case statements operands 6'b000000: control <=...

Я новичок в использовании icarus verilog, и я наткнулся на следующую проблему. У меня есть модуль,...

Внутри migen, если модуль присваивает значение Сигналу внутри конечного автомата, реализованного...

Я новичок в EDA, и у меня есть следующий код verilog, и мне нужно четко определить синхронный сброс

Итак, я только начал изучать Verilog, используя Quartus II, и я создавал простые коды для запуска...

Как вы можете управлять внутренними сигналами verilog-кода DUT из testbench? Рассмотрите следующий...

Я хочу сделать свертку в моей FPGA. У меня есть массив, в котором хранится изображение, которое...

Есть ли способ в vim перейти к началу или концу системного verilog-модуля, когда вы редактируете...

Я новичок в ПЛИС, и недавно я попробовал очень простую программу с плавным светом, которая хорошо...

У меня совершенно непонятная ошибка. После того, как я скомпилировал свой код в Quartus II 10.1 и...

Verilog-XL имеет системную задачу $ settrace, которую можно использовать для отслеживания симуляции

module testA (inA,outA); input wire inA; output reg outA; endmodule module testB(inB,outB); input...

У меня есть Verilog TestBench, чтобы выполнить симуляцию уровня затвора модуля. Я хочу подать...

Мой вывод A, B, C, D и ввод x, y, z, из таблицы истинности, которую я только что сделал, я...

Мое правило именования следующее: Wire : prefix of "W_" и Reg : prefix of "R_"...

Я пытаюсь понять, как работает алгоритм планирования Verilog. В приведенном ниже примере выводится...