Я пытаюсь создать процессор на ПЛИС, но я не знаю, как создать основную шину данных. В идеале, у...

У меня возникла проблема при запуске симуляции с приведенным ниже оператором force top.AA_B[100].i0

Скажем, у меня есть модуль foo с входом шины A и выходом шины B: module foo (); input [7:0] A;...

Мне нужно расставить приоритеты пакетов, поступающих с nf2 с mac-адресом: 00: 4e: 46: 31: 30: 02....

Пожалуйста, смотрите мой код испытательного стенда Verilog ниже.На самом деле я хотел заменить все...

Я написал простой школьный проект светофора и Я хочу добавить новое состояние "красно-желтых" огней...

Я создаю свой собственный процессор на основе MIPS32, используя Quartus II и Verilog.Все работало...

Я пытаюсь записывать и считывать FIFO на кристалле из программы на C, работающей на ПК,...

Я указал группу путей в моем скрипте синтеза следующим образом group_path -name E0TO -to [get_pins...

хочу отправить начальное значение в reg div_num_tb (это 8-битный регистр), и я получаю эту ошибку:...

Когда я синтезирую свой verilog-код с использованием YOSYS, сгенерированный список соединений...

Я пытаюсь преобразовать некоторый код Verilog в VHDL. У меня есть трудности, чтобы правильно...

Если (асинхронный сброс и запись_ru) имеют значение true на тех же часах, а затем на следующих...

У меня есть ICG, которая управляет часами.Включение ICG осуществляется из одного домена сброса,...

Я хочу узнать, сколько раз конечный автомат проходил следующую последовательность состояний,...

Я разрабатываю схему, которая должна проверять, равны ли попконты (количество битов, установленных...

Я разрабатываю FPGA для приложения беспроводной связи.Я бы хотел уменьшить энергопотребление и...

У меня следующий код verilog. Я не могу найти ответ, каков эффект использования posedge в середине...

$ monitor проверяет clk , и я хочу, чтобы первый положительный фронт clk соответствовал первой...

Я пытаюсь назначить векторы ввода / вывода внутри цикла for для экономии места.Я не уверен, если...

У меня есть module(input:clk,reset,trL,trS;output:tL,tS;). Мне нужно реализовать это trL = 1, trS =...

Таймер может рассчитывать два разных временных интервала на основе входов триггера. Вы можете...

Лучше ли сначала присвоить значение переменной, а затем переназначить блок if вместо использования...

Блокирует ли управление событиями Verilog выполнение процедуры до наступления события? Рассмотрим...

Я пытаюсь сгенерировать 2 прямоугольных волны, вторая со смещением фазы на спартанце 6, используя...