Я хочу реализовать Y = (~ A & ~ B & C) | (A & ~ B & ~ C) | (~ A & B & ~ C) в ModelSim 10,7b. Вот...

Вместо использования $ readmemh для чтения различных больших файлов / помещения данных в 16-битные...

Я пытаюсь найти среднюю точку между синхроимпульсами в видеопотоке. Между синхроимпульсами много...

У меня есть следующий код: `timescale 1ns / 1ps...

Я хочу передать импульс из часового домена clk1 в другой тактовый домен clk2, но мы не знаем, какой...

Я смотрю на некоторые материалы Verilog из «asic-world» и задаю вопрос об асинхронном сбросе. Не...

a = reg [3: 0].какие значения "a" возвращают true в: "if (a)" ?.В какой ячейке регистра a...

Я смущен бит / байт. Я знаю, что 8 бит равен 1 байту. Тогда в Verilog, если входные данные...

Я хотел бы создать повторно используемый интерфейс или модуль, в котором иерархия элемента памяти...

Вот минимальный рабочий пример проблемы: Приведенный ниже пример прекрасно компилируется (используя...

Можно перебрать все аргументы, которые я передал системной задаче verilog или функции, такой как...

Мне нужно отправить сигнал с помощью доски, которая включает в себя Zynq. Я создал пользовательское...

Моя структура содержит параметры, которые варьируются в зависимости от модуля.Я хотел бы...

Скажем, у меня есть модуль со входами N битов и один бит, который я создаю, например, так: module...

Я написал свойство утверждения.Я хочу добавить задержку между выборкой и проверкой действий. В...

Я делаю 1-битный положительный фронт Dflipflop. Все выходы должны назначаться только при наличии...

Я пытаюсь запустить поведенческое моделирование на своем коде Verilog в Vivado, однако после...

module FiniteStateMachine(output reg [2:0] Count, input clock, reset); reg[2:0] state, next_state;...

Я написал код для архитектуры MIPS с одним циклом, который реализует сложение, деление, умножение и...

Если вы добавили регистры или задержки параллельно регистрам, показанным на диаграмме, это будет...

Я пытаюсь построить кодировщик статического приоритета, например, 0011101010 ------> 0010000000...

Я хочу применить некоторые значения для ввода "in" через testbench.Tb часть прилагается ниже, я...

Если sig_in = 0000, 0001, 0010, ..., 1111 sig_out = {sig_in[3], sig_in[3], sig_in[3: 2]}; Если я...

Я новичок в ModelSim и Verilog modelsim не заботится о моем объявлении имени, и каждое имя для...

Я работаю над реализацией канального декодера на ПЛИС.По сути, проблема сводится к следующему: 1) У...