Я хочу применить некоторые значения для ввода "in" через testbench.Tb часть прилагается ниже, я знаю, что это неправильно, как можно сделать это в Verilog?
reg clk;
reg reset;
reg [size-1:0] in[elements_num-1:0];
wire [size-1:0] variance;
wire [size-1:0] mob;
wire [size-1:0] com;
mobility dut (
.clk(clk),
.in(in[elements_num-1:0]),
.reset(reset),
.variance(variance),
.mob(mob),
.com(com)
);