Ошибки типа данных в Verilog

Question

Я написал код Verilog, в котором часть кода выглядит следующим образом:

int i;
          add_bit = 1'b0;
          for (i = 0; i < add_len; i++)
              add_bit = add_bit ^ (pat[4 + i]);
      end

После выполнения этого я получаю сообщение об ошибке:

Do not use bit, byte, shortint, int and longint

Можете ли вы предложить какие-нибудь исправления здесь?

Answer 1

int - это ключевое слово SystemVerilog (IEEE Std 1800). Чтобы избежать этой ошибки компиляции, вам нужно либо включить SV в вашем симуляторе, либо вы можете заменить int ключевым словом integer.