Я хочу отключить определенные утверждения в различных блоках. Эти блоки генерируются с...

Я пытаюсь создать простой 32-битный ALU с флагом переполнения, а затем вывести на экран входные...

Это ASM, который я использовал для кода Я пытаюсь написать программу, которая реализует игру для...

Я хочу реплицировать один бит для определенного времени, используя opreator репликации {}, но я...

Создайте счетчик 1-12 со следующими входами и выходами: Сброс Синхронный сброс активного высокого...

Я получаю сообщение об ошибке в моем блоке генерации Verilog, в строке, где написано j = j + 1;«j -...

Я создаю одноцилиндровый процессор для назначения классов в Verilog, и я не могу получить...

Я пишу программу Verilog для Задания, которая просит написать программу для 5-битного...

У меня есть несколько блоков, разработанных другим человеком (core.sv и другие), которые я не могу...

Я знаю, что блок всегда будет срабатывать при изменении любого из элементов в своем списке...

У меня небольшие проблемы с моим кодом. Я написал простой код для последовательного считывателя для...

Я всегда думал, что обозначения шины аннотируются так: input bus[MSB:LSB] , где MSB> = LSB. Но...

Когда я пытаюсь смоделировать модуль с помощью редактора сигналов моделирования Quartus prime,...

module alucontrol(iw,cntrl,Ra,Rb,Wa); input [14:0]iw; output reg [3:0]cntrl; output reg [3:0]Ra;...

Некоторые проблемы приводят к рекурсивному решению. Возможна ли рекурсивная реализация в Verilog?...

предположим, что в моем тестовом стенде у меня были следующие сигналы top.module0.expect top

В модуле я хотел бы создать много регистров различной длины и посылать информацию между этими...

Ниже приводится попытка изучения иерархического дизайна verilog.Это схема, которую я реализую:...

Я работаю с 1023 * 1023 MATRIX в Verilog. Я пытаюсь сделать следующее: 1) Выберите каждую строку по...

Я написал следующий модуль для приема 12-битного потока ввода и запуска его по формуле...

Я пишу код Verilog, который перебирает состояния FSM, чтобы выполнять вычисления поэтапно....

У меня есть следующие структуры: typedef struct packed { type1_t info1; type2_t info2; }...

Я написал код в verilog, который циклически перебирает активные каналы. Идея состоит в том, чтобы...

Я новичок в SystemVerilog, и в настоящее время изучаю интерфейсы, и я столкнулся с проблемой со...

У меня в тестовом стенде запущен процесс always, который вызывает $urandom_range() Можно ли...