Я написал некоторый verilog-код о мультиплексоре 7-в-1 с инструкциями «всегда» и «регистр», но...

Отсюда следует вопрос: Почему переменная провода вызывает неправильную левую часть в непрерывном...

Привет, почему симуляция VCS допускает некоторые назначения из 2-х разных всегда блоков, в то время...

Я прочитал все подобные посты, но ни один из них не решает мою проблему, а именно, что строка 41...

Как мне реализовать код переполнения? Я не знаю, что не так.Результатом является отрицательное...

Может ли последовательный блок всегда запускаться короткоживущим импульсом, исходящим из...

У меня неизвестный xx для req [1: 0] сигнала в реализации NoC verilog-кода Пожалуйста, сообщите.

Когда я пишу универсальный модуль, я часто сталкиваюсь с регистром ширины 0 бит. module test #(...

Мне просто нужно знать, как переводить постоянные значения из Verilog в VHDL. Интересно, смогу ли я...

Это код памяти данных компьютера MIPS, который я скачал в GitHub (https://github

Я использую QuestaSim 70.7b;И я не могу изменить высоту сигнала формы сигнала. Я перепробовал много...

Я хочу описать большой мультиплексор с более чем 200 случаями, и каждый случай содержит десятки...

Итак, у меня есть эта ошибка при записи файла Verilog, и, поскольку я до сих пор не использовал...

Предположим, есть два разных модуля (first_module, second_module).Оба модуля синхронизированы с...

У меня есть дизайн с защелкой в ​​качестве памяти для хранения буфера данных. Как мне ограничить...

Я пытался создать алгоритм сортировки подсчета с использованием Verilog HDL, но когда я попытался...

У меня есть модуль, который содержит сетку подмодулей nxn, где каждый подмодуль подключен к своим 4...

У меня есть модуль проектирования (частично реализованный семисегментный дисплей) с оператором case...

Я использую vivado 2017.1, и моя цель - рассчитать энергопотребление FIR-фильтра.Я пишу в verilog в...

У меня есть ниже модуль в Verilog для наложения задержки на провод: module DelayModule...

Я создал файл восстановления контрольной точки с $save в модели, которая указала -ucli, поэтому при...

Я собираюсь каскадировать несколько буферов в Verilog. Ниже приведен мой пример, в котором я...

этот код verilog для Multiplier 4x4 имеет серьезную проблему, когда симуляция начинает использовать...

module abc(input clk, output a); reg a; always @(posedge clk) begin a=0; $monitor("%d",a);...

Как получить доступ к внутренним регистрам / сигналам, не объявляя их как вход / выход.Например,...