Я пытаюсь реализовать мост OCP-AXI для преобразования сигналов OCP в сигналы AXI, чтобы мастер OCP...

Я обычно не использую состояния inout или high impedance в verilog для синтеза (при условии, что...

Я использую verilog (не systemlog) и пытаюсь создать цикл for без условия в середине. говорит, что...

У меня есть 3 порта записи и 1 порт чтения в моей оперативной памяти. Все порты работают на одной...

Я хочу записать данные в общую память, поступающую из разных часовых доменов, как я могу это...

Я пытаюсь понять дизайн verilog моего друга, он разбил большую логику на маленькую логику, он...

Когда я хочу создать программный проект, похожий на лифт, что бы я ни делал для редактирования...

Я пытаюсь устранить неполадки некоторого кода, который я мог бы опубликовать позже, но сначала мне...

Я пытался сдвинуть влево «сдвинутый регистр», пока он не станет равным 1. Но мой код не работает....

Я пытался найти способ захвата ввода с клавиатуры во время симуляции моего кода Verilog. Это вообще...

Я новичок в функциональном освещении в системе-verilog. Я хочу написать кавер-группу, когда два...

У меня есть некоторый код, похожий на этот (пример ниже): genvar x; genvar y; generate for (y =...

Вот мой модуль, о котором идет речь , и когда я устанавливаю точку останова на первую строку в...

когда я запускаю код Verilog в терминале, и он говорит, что в первой строке моего кода есть ошибка....

Я пытаюсь выполнить вычитание, когда ALX равен 1, а ALY равен 0, используя сумматор с мгновенным...

Для цифрового компьютера всегда есть режим остановки, который в основном означает отключение...

Я пытаюсь записать 256 различных выходных данных модуля verilog через testbench с помощью команды $...

У меня есть простой код: module test ( input a, output b ); assign a=0; assign b=0; endmodule Как...

Я хочу иметь возможность передавать информацию из System Verilog testbench в программу на c ++...

Возможно ли это?Get_type_name является строкой.Разве я не могу иметь массив int и использовать имя...

Я хочу написать свой NAND_GATE, используя мой собственный AND_GATE модуль: module and_gate(input a,...

Я пытаюсь настроить свой тестовый стенд для iverilog так, чтобы всякий раз, когда какой-либо бит...

Я новичок в verilog и пытаюсь написать простую тестовую среду для FSM.Но я не могу изменить входы в...

Я строю модуль редукции по модулю для криптосистемы с эллиптическими кривыми.Я хочу получить доступ...

Здесь столбцы - это reg, объявленный следующим образом: reg [1022: 0] columns [0: 1022];...