Verilog Для цикла без условия выдает ошибку, ожидая операнд

Question

Я использую verilog (не systemlog) и пытаюсь создать цикл for без условия в середине.

говорит, что ожидает операнд

for(x=5;;x++ ) begin
            led[x] <= 1;

Answer 1

Verilog for петля требует среднего условия. В Verilog также нет оператора ++.