Монитор Verilog $ пропускает значение более одного такта - PullRequest
0 голосов
/ 27 июня 2019

$ monitor проверяет clk , и я хочу, чтобы первый положительный фронт clk соответствовал первой секунде, следовательно, дополнительная задержка # 0,5 перед forever. Все работает нормально, за исключением того, что расшифровка не показывает t = 1,5 секунды. Вот снимок экрана того, что я имею в виду, я ожидаю изменения clk у красной стрелки.

`timescale 1s/100ms // 1Hz, with precision of 0.1 seconds ... initial begin clk = 0; #0.5 forever begin #0.5 clk = 1; #0.5 clk = 0; end end

...