Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом verilog
0
голосов
2
ответов
@ () внутри всегда блока
Md. Shazzatur Rahman
/
06 мая 2020
verilog
0
голосов
1
ответ
Может ли использование больших массивов, таких как reg [127: 0] temp [0: 999], увеличить размер чипа?
Md. Shazzatur Rahman
/
06 мая 2020
verilog
1
голос
1
ответ
ModelSim неожиданный ввод z
Baum
/
06 мая 2020
verilog
modelsim
0
голосов
1
ответ
Подключение интерфейса Modport к среде Testbench в SystemVerilog
ubaabd
/
05 мая 2020
verilog
системный-verilog
0
голосов
1
ответ
Почему функция $ display внутри тестовой среды не отображает 100 значений?
Md. Shazzatur Rahman
/
05 мая 2020
verilog
0
голосов
1
ответ
Проблемы с моделированием данных на Verilog
Pare Kanes
/
05 мая 2020
verilog
xilinx
0
голосов
1
ответ
Как я могу изменить этот код? Ошибка выходит
Pare Kanes
/
04 мая 2020
verilog
0
голосов
1
ответ
Почему вивадо 2017.4 показывает ошибку здесь?
Prasanna Shanbhogue
/
04 мая 2020
verilog
xilinx
vivado
сбис
iverilog
1
голос
1
ответ
Почему функция $ display не печатает никаких значений?
Md. Shazzatur Rahman
/
04 мая 2020
verilog
0
голосов
1
ответ
Многобитовые ворота
Sebastian Knell
/
03 мая 2020
verilog
1
голос
1
ответ
Испытательный стенд Mux 4x1 с использованием Verilog
Joo
/
03 мая 2020
verilog
0
голосов
1
ответ
Как генерировать случайные образцы, используя LFSR, и я использую различные частичные начальные значения
Md. Shazzatur Rahman
/
03 мая 2020
verilog
0
голосов
0
ответов
Ошибка: невозможно получить доступ к памяти * переменная * непосредственно в Verilog
Badrinadh Gupta
/
02 мая 2020
verilog
vivado
0
голосов
1
ответ
Выполнение операций записи и чтения с памятью в verilog?
Ankam Anirudh
/
02 мая 2020
verilog
0
голосов
1
ответ
Как мне найти, где мои переменные являются мульти-управляемыми?
prenixd
/
02 мая 2020
verilog
0
голосов
2
ответов
Verilog: использование регистра: когда значения на самом деле обновляются?
Stefan
/
02 мая 2020
переменные
verilog
обновление
0
голосов
1
ответ
Я новичок в Verilog, если начальный блок не может быть синтезирован, то как инициализировать регистры без сброса, пожалуйста, кто-то объяснить
Md. Shazzatur Rahman
/
01 мая 2020
verilog
0
голосов
1
ответ
Как я могу сделать systemverilog фрагменты кода на месте замены
user3259439
/
01 мая 2020
макросы
включают-в-себя
verilog
система-verilog
регистр-передачи-на-уровне
0
голосов
2
ответов
Делать для циклов сумму между или после итераций? Verilog
Andrew
/
30 апреля 2020
verilog
0
голосов
1
ответ
Почему симулятор застрял в Vivado
abhijith
/
29 апреля 2020
verilog
vivado
0
голосов
0
ответов
Как решить проблему задержки между двумя модулями в Verilog
Md. Shazzatur Rahman
/
29 апреля 2020
криптография
verilog
0
голосов
1
ответ
выгрузка vcd файлов в симуляции Modelsim
M.X
/
29 апреля 2020
verilog
система-verilog
modelsim
edaplayground
0
голосов
0
ответов
Vivado Xilinx 2019.2: ОШИБКА: [XSIM 43-3238] Не удалось связать дизайн
Takudzwa Shumbamhini
/
28 апреля 2020
verilog
моделирование
xilinx
vivado
испытательный-стенд
1
голос
1
ответ
Как программный блок управляет выводом часов в этом коде?
WhirlWind
/
27 апреля 2020
verilog
система-verilog
0
голосов
1
ответ
Диапазон Спецификации Verilog
Andrew
/
27 апреля 2020
verilog
Страница:
« сюда
1
2
3
4
5
6
7
8
...
48
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...