Как я могу изменить этот код? Ошибка выходит - PullRequest
Новая
       12

Как я могу изменить этот код? Ошибка выходит

0 голосов
/ 04 мая 2020

Я разрабатываю некоторые коды системы шин данных, используя идеальные SRAM и CPU. Я хочу записать в память mem [0] -> IR, и прочитать память IR -> mem [1], и, наконец, записать в память mem [1] -> DR.

Но у меня есть некоторые проблемы. Вот коды, и меня очень смущает создание порта ввода, вывода, рег, провод. Мне трудно использовать 2 DUT на 1 Testbench. Как я могу избежать ошибки, изменив этот код? 

    module sram(addr,clk,din,dout,we);

    parameter addr_width = 12, word_depth = 4096, word_width = 16;

    input clk,we;
    input [addr_width-1:0] addr;
    input [word_width-1:0] din;
    output [word_width-1:0] dout;


    reg [word_width-1:0] mem [0:word_depth-1];
    reg [word_width-1:0] dout;

    always @(posedge clk) begin
        if(!we)
            mem[addr] <= din[word_width-1:0];
        end

    always @(posedge clk) begin
        #1 dout <= mem[addr];
     end

    endmodule






    module cpu(clk,load,reset,select,ir,dr,ac,ar,pc,addr,we);

input clk,reset;
input [1:0]select;
input [1:0]load;

output reg[15:0] ir,dr,ac;
output reg[11:0] ar,pc;

input we;
input [11:0] addr;

reg[15:0] din;
wire[15:0] dout;

sram sram(addr,clk,din,dout,we);

always @ (posedge clk or negedge reset) begin
    if(!reset) begin
        ar <= 12'b0;  ir <= 16'b0;  pc <= 12'b0;  dr <= 16'b0;  ac <= 16'b0;
    end

    if(select==2'b01 && load==2'b01 && we==1)
        ir[15:0] <= dout[15:0];
    else if(select==2'b01 && load==2'b10 && we==0)
        din[15:0] <= ir[15:0];
    else if(select==2'b10 && load==2'b01 && we==1)
        dr[15:0] <= dout[15:0];
    end

endmodule


module tb_cpu();
parameter addr_width = 12, word_depth = 4096, word_width = 16;

reg clk,reset,we;
reg [1:0]select;
reg [1:0]load;
reg [addr_width-1:0] addr;
wire [word_width-1:0] ir,dr,ac;
wire [word_width-5:0] ar,pc;
integer file_pointer;
integer file_pointer2;

cpu cpu(clk,load,reset,select,ir,dr,ac,ar,pc,addr,we);

always #5 clk = ~clk;

initial begin
    clk = 0; addr = 12'b0; we = 0; reset = 1;
    #2 reset = 0; #2 reset = 1;

    $readmemb("sram.dat", tb_cpu.cpu.sram.mem);

    file_pointer = $fopen("reg.dat");
    file_pointer2 = $fopen("memory.dat");

    #10 select = 2'b01; load = 2'b01; we = 1; addr = 12'b000000000000; //cycle 1
    #10 select = 2'b01; load = 2'b10; we = 0; addr = 12'b000000000001; //cycle 2
    #10 select = 2'b10; load = 2'b01; we = 1; addr = 12'b000000000001; //cycle 3

    $fdisplay(file_pointer, "AR = %b", tb_cpu.cpu.ar);
    $fdisplay(file_pointer, "IR = %b", tb_cpu.cpu.ir);
    $fdisplay(file_pointer, "PC = %b", tb_cpu.cpu.pc);
    $fdisplay(file_pointer, "DR = %b", tb_cpu.cpu.dr);
    $fdisplay(file_pointer, "AC = %b", tb_cpu.cpu.ac);

    $fdisplay(file_pointer2, "mem[0000 0000 0000] = %b",tb_cpu.cpu.sram.mem[000000000000]);
    $fdisplay(file_pointer2, "mem[0000 0000 0001] = %b",tb_cpu.cpu.sram.mem[000000000001]);
    $fdisplay(file_pointer2, "mem[0000 0000 0010] = %b",tb_cpu.cpu.sram.mem[000000000010]);

     $fclose(file_pointer);
     $fclose(file_pointer2);

    #10 $finish;
end    
endmodule

1 Ответ

0 голосов
/ 04 мая 2020

Я получаю ошибки компиляции для вашего кода в модуле tb_cpu относительно иерархического спецификатора tb_cpu.sram. Вы должны изменить все: 

tb_cpu.sram

на: 

tb_cpu.cpu.sram

Например, изменить: 

$readmemb("sram.dat", tb_cpu.sram.mem);

на: 

$readmemb("sram.dat", tb_cpu.cpu.sram.mem);

После того, как я исправлю эти ошибки компиляции, я также вижу предупреждения компиляции, относящиеся к addr и we. Я думаю, вам нужно добавить входные порты addr и we к модулю cpu, с правильными соединениями.

Модуль cpu: 

module cpu(clk,load,reset,select,ir,dr,ac,ar,pc,addr,we);

parameter addr_width = 12, word_depth = 4096, word_width = 16;

input we;
input [addr_width-1:0] addr;

Модуль tb_cpu : 

cpu cpu(clk,load,reset,select,ir,dr,ac,ar,pc,addr,we);
...