Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом verilog
0
голосов
1
ответ
Как записать в файл журнала txt в тестовом стенде Verilog моделирования
toiavalle
/
27 апреля 2020
verilog
система-verilog
0
голосов
1
ответ
Verilog HDL Синтаксическая ошибка при попытке прочитать файл testvector?
Jarred Allen
/
26 апреля 2020
verilog
системы-verilog
кварт
1
голос
3
ответов
Не удается создать файл символов для модуля, поскольку порт имеет неподдерживаемый тип
Zacharie McCormick
/
25 апреля 2020
verilog
плис
системы-verilog
кварт
0
голосов
2
ответов
Verilog HDL всегда & ошибки случая
Karol Warvic
/
25 апреля 2020
случай
verilog
лвп
0
голосов
1
ответ
Systemverilog утверждение во всем синтаксисе
pangdahai
/
25 апреля 2020
verilog
система-verilog
утверждение
система-verilog-утверждений
0
голосов
1
ответ
поддержка портов многомерного массива в icarus verilog
M.X
/
25 апреля 2020
verilog
система-verilog
икар
0
голосов
1
ответ
Сдвиговый регистр не работает в Verilog HDL
Hamza Aman
/
24 апреля 2020
verilog
лвп
сдвиговый-регистр
1
голос
1
ответ
ShiftRegister Verilog HDL Выходная выдача ххххххх
Hamza Aman
/
24 апреля 2020
verilog
лвп
сдвиговый-регистр
0
голосов
1
ответ
Verilog не дал ожидаемого результата
Saubhagya
/
24 апреля 2020
verilog
дисплей
мультиплексоры
0
голосов
2
ответов
2 последовательных неблокирующих задания
lalala00066
/
23 апреля 2020
verilog
0
голосов
1
ответ
Verilog для l oop не удалось синтезировать с использованием oasys
Philopateer Nabil
/
23 апреля 2020
в-л-oop
verilog
синтез
аппаратно-программирование
0
голосов
3
ответов
Quartus Prime выдает ошибку по команде $ error
Zacharie McCormick
/
23 апреля 2020
verilog
плис
системы-verilog
кварт
intel-fpga
0
голосов
2
ответов
ненужный сброс регистра в FPGA
MRm
/
23 апреля 2020
verilog
плис
система-verilog
0
голосов
1
ответ
Проблема в написании логики RTL
the freethinker
/
23 апреля 2020
verilog
система-verilog
регистр-передачи-на-уровне
1
голос
1
ответ
Ошибка 8-разрядного переносного сумматора с SystemVerilog в Questasim с использованием двух 4-х CLA
MignolaFan
/
22 апреля 2020
verilog
система-verilog
цифро-лог-c
questasim
0
голосов
0
ответов
Verilog код запуска и захвата триггера с использованием буфера в качестве задержки, чтобы исправить нарушение удержания
ashfaq.hussain
/
22 апреля 2020
verilog
0
голосов
1
ответ
Как использовать два внешних сброса в FPGA: сброс системы и сброс MicroController (вывод GPIO)?
user1164199
/
21 апреля 2020
verilog
fpga
0
голосов
1
ответ
Форма волны Verilog показывает синие линии и Hiz для некоторых переменных
Dawood Wasif
/
21 апреля 2020
verilog
modelsim
1
голос
1
ответ
ошибка verilog: синтаксическая ошибка-пропущен '::'?
Jay Shah
/
20 апреля 2020
verilog
0
голосов
0
ответов
Verilog - азбука Морзе (распознавать точки и тире)
Ryan Yong
/
20 апреля 2020
verilog
морзе-код
1
голос
2
ответов
Постоянное дополнение в Verilog
nalzok
/
20 апреля 2020
язык-адвокат
verilog
константы
системы-verilog
iverilog
1
голос
1
ответ
В чем разница между типами переменных integer и reg в Verilog?
RMarms
/
20 апреля 2020
verilog
vivado
0
голосов
1
ответ
4-битный счетчик d триггер с + 1 logi c Verilog
Mehmet saglam
/
19 апреля 2020
verilog
0
голосов
0
ответов
Verilog Mealy State Machine, торговый автомат
Greg
/
19 апреля 2020
verilog
1
голос
2
ответов
Verilog: два блока всегда @ (posedge clk) находятся в одном коде verilog
BlueHorn07
/
19 апреля 2020
verilog
Страница:
« сюда
1
2
3
4
5
6
7
8
9
...
48
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...