Как записать в файл журнала txt в тестовом стенде Verilog моделирования - PullRequest
Новая
       80

Как записать в файл журнала txt в тестовом стенде Verilog моделирования

0 голосов
/ 27 апреля 2020

Прошу прощения, если это глупый вопрос. Я учусь в SystemVerilog, но на плате, которую я должен был использовать, порт VGA сломан, и я не могу его починить или заменить из-за ситуации с коронавирусом. Я пытаюсь использовать симулятор VGA, чтобы выполнять свои задания для класса, но у меня очень ограниченный опыт работы с Verilog, и мне трудно настроить симулятор. Если бы кто-нибудь мог указать мне правильное направление, как настроить симулятор или какой другой симулятор использовать, я был бы очень признателен

Я пытаюсь использовать симулятор VGA (https://ericeastwood.com/blog/8/vga-simulator-getting-started) но для его использования мне нужно создать файл журнала (они предоставляют только код для VHDL - этот код находится по ссылке выше, если это помогает). Поэтому мне нужно иметь возможность на тестовом стенде записывать значения моих переменных и текущее время моделирования в текстовый файл в каждом тактовом цикле. Возможно ли это в SystemVerilog? Как я должен go об этом?

1 Ответ

1 голос
/ 27 апреля 2020

Вы можете использовать $fwrite, например: 

integer fd;
initial fd = $fopen("log.txt", "w");

reg [3:0] val;
reg sim_done = 0;

...

always @(posedge clk) begin
  $fwrite(fd, "%t %x\n", val);

  if (sim_done) begin
    $fclose(fd);
    $finish;
  end
end
...