Verilog - «сроки»

Question

Вопрос:

Я использую «шкалу времени» перед модулем, чтобы регулировать время, но Вивадо говорит мне, что в первой строке есть синтаксическая ошибка. Скажите, пожалуйста, причину и что мне написать?

Отображение из Vivado:

Ошибка: синтаксическая ошибка рядом с "".

Код:

'timescale 1ns/1ns
module datactl (data,in,data_ena);

    output [7:0] data;
    input [7:0] in;
    input data_ena;

    assign data = data_ena?in:8'bzzzz_zzzz;

endmodule

Answer 1

Похоже, вы использовали одинарную кавычку ' вместо обратного кавычки `. Директивы компилятора используют обратную черту. Обратите внимание, что директива `timescale не требуется, если в вашем коде нет #delays или не указаны блоки.