Я начал Verilog не так давно и застрял с некоторыми условными утверждениями в моем сумматоре.У меня есть 6-битный сумматор (это работает), но я хочу добавить дополнительную функциональность.У меня есть 2-битная переменная, которая называется 'changer';
if changer == 00, then display input1
if changer == 01, then display input2
else display the summation result.
Вот что у меня есть.
`timescale 1ns/10ps
module SixBitRippleAdder(
input [5:0] x, //Input 1
input [5:0] y, //Input 2
input sel, //Add or subtract switch
input [1:0] changer, //Condition switch
output overflow,
output [5:0] sum
);
reg [5:0] w;
wire [5:0] c_out; //Used for carries
//6 bit adder by adding instantiating 6 1 bit adders
FullAdder bit1(.a(x[0]), .b(y[0] ^ sel), .s(sum[0]), .cin(sel), .cout(c_out[0]));
FullAdder bit2(.a(x[1]), .b(y[1] ^ sel), .s(sum[1]), .cin(c_out[0]), .cout(c_out[1]));
FullAdder bit3(.a(x[2]), .b(y[2] ^ sel), .s(sum[2]), .cin(c_out[1]), .cout(c_out[2]));
FullAdder bit4(.a(x[3]), .b(y[3] ^ sel), .s(sum[3]), .cin(c_out[2]), .cout(c_out[3]));
FullAdder bit5(.a(x[4]), .b(y[4] ^ sel), .s(sum[4]), .cin(c_out[3]), .cout(c_out[4]));
FullAdder bit6(.a(x[5]), .b(y[5] ^ sel), .s(sum[5]), .cin(c_out[4]), .cout(c_out[5]));
assign overflow = c_out[5] ^ c_out[4];
//Issue is with these conditions
always @*
begin
if(changer == 2'b00)
w = x;
else if(changer == 2'b01)
w = y;
else
w = sum;
end
assign sum = w;
endmodule
Я пытаюсь это синтезировать, но у меня возникают ошибки с моимвсегда блокироватьОшибка "Несколько сетей драйверов"
Большое спасибо