Отвечая на вопрос о дизайне FPGA с IP-ядрами

Question

Я новичок в Verilog, также в FPGA, и в настоящее время я работаю над проектом.Я выполняю блоки канального кодирования для стандарта вещания DVB-S2, включая кодер BCH, скремблер и вставку BBheader.Я использую Vivado 2015.4 для проектирования аппаратного обеспечения и оценочный комплект Zynq-7000 ZC702, и мне интересно:

1. Необходимо ли подключать мои IP-ядра, являющиеся блоками, с процессором (для Vivado 2015.4ZynQ-7000) для реализации?
2. Нужно ли генерировать поток битов, чтобы экспортировать его в SDK для разработки программного обеспечения.Я действительно не знаю, какова цель экспорта в SDK, когда вы все спроектировали свой IP-адрес в Vivado.
3. Может кто-нибудь привести пример потока разработки вставки BBheader (что больше похоже на добавление флагов?биты перед желаемыми данными для распознавания).

Я просто хочу прочитать данные из блочного ПЗУ и закодировать эти данные (то есть видео, но затем преобразовать в двоичный или шестнадцатеричный файл) с помощьюмои IP ядра.

Answer 1

1) Если вы собираетесь использовать процессор для запуска программного обеспечения, вам необходимо каким-то образом подключить его к IP-блоку, иначе у вас не будет возможности сопряжения двух.

2) Экспортбитовый файл в SDK сообщает SDK, какие контакты процессора используются, что необходимо для разработки.

3) Хотя я не могу дать вам конкретного ответа на этот вопрос, я рекомендую прочитать документацию по ядру IP, и это может стать понятным.