Все говорят, что вы не должны смешивать блокирующие и неблокирующие назначения в Verilog, но что произойдет, если вы это сделаете?В определении кода говорится, что неблокирующие назначения будут выполняться параллельно до следующего блокирующего назначения .
По сути, я хочу сделать что-то вроде этого:
reg x, a=0, b=1, c=0, d=2, e=0, f=4;
a <= b;
c <= d
e <= f;
x = a + c + e;
На самом деле, я пытаюсь понять, что я хочу, чтобы a = b, c = b и e = f происходили параллельно, а результаты каждого добавлялись к x.Все за один такт.то есть я хочу, чтобы в результате описанного выше проекта для X было установлено значение 7;
Если бы я выложил реальное оборудование, это сработало бы, но для меня не очевидно, как сказать, что это Verilog ??
Спасибо !!!