Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом vhdl
0
голосов
1
ответ
Vhdl: неограниченные массивы и создание экземпляров размера
user3822607
/
07 августа 2020
vhdl
fpga
0
голосов
1
ответ
мой код vhdl для реализации некоторых fsm работает некорректно
fatecsa
/
06 августа 2020
vhdl
xilinx
xilinx-ise
edaplayground
0
голосов
1
ответ
VHDL требуется временная задержка в последовательном списке операторов CASE
Nanosynth
/
06 августа 2020
vhdl
fpga
0
голосов
1
ответ
как уменьшить размер целого числа в битах в vivado
Wella Ayuni
/
06 августа 2020
целое-число
vhdl
fpga
vivado
0
голосов
1
ответ
Преобразование std_logic_vector в тип перечисления в VHDL
tommycc
/
06 августа 2020
vhdl
0
голосов
2
ответов
VHDL: варианты оператора Case должны охватывать все возможные значения выражения
Piotror
/
05 августа 2020
vhdl
1
голос
1
ответ
Использование LUT Artix-7 слишком велико для логики с 6 входами и 1 выходом
ancajic
/
04 августа 2020
vhdl
fpga
xilinx
0
голосов
0
ответов
Верхний объект ожидает вывода "Вход", в то время как нижний объект использует вывод "Вывод"
kiotzu
/
03 августа 2020
компоненты
vhdl
bcd
0
голосов
0
ответов
что означает выражение "бесконечность" в стандартном файле задержки, когда обратная аннотация применяется к моделированию
Clement
/
03 августа 2020
аннотации
vhdl
моделирование
стандарты
sdf
1
голос
0
ответов
Язык спецификации свойств (PSL) в VHDL-2008
Андрей Ефимов
/
01 августа 2020
vhdl
fpga
проверка
уровень-передачи-регистра
psl
0
голосов
0
ответов
VHDL log2 с использованием блока управления и потока данных
Gabrielle Moran
/
14 июля 2020
vhdl
2
голосов
1
ответ
Инициализация массива VHDL Modelsim выдает предупреждение (vcom-1320)
Peter
/
14 июля 2020
массивы
инициализация
vhdl
fpga
modelsim
0
голосов
2
ответов
При обратном отсчете беззнаковых чисел не хватает 9 и 8 каждые 10
kiotzu
/
12 июля 2020
vhdl
квартус
0
голосов
0
ответов
Передатчик и приемник UART на шине AXI
PeppeDAlterio
/
10 июля 2020
встроенный
vhdl
оборудование
uart
vivado
0
голосов
0
ответов
VHDL: (поток данных и блок управления) вычислить log2, представленный как 8-битное целое число без знака
Gabrielle Moran
/
09 июля 2020
vhdl
сдвиговый-регистр
0
голосов
1
ответ
VHDL, как перебрать все элементы в записи
CJC
/
18 июня 2020
vhdl
1
голос
0
ответов
инициализировать постоянный массив записей из другой константы в vhdl
Ahmad Zaklouta
/
17 июня 2020
vhdl
modelsim
0
голосов
1
ответ
Невозможно запустить пост-синтез vivado
Gautam Raj Kollabathula
/
17 июня 2020
vhdl
моделирование
fpga
xilinx
vivado
0
голосов
1
ответ
VHDL «Объявление не разделяемой переменной здесь запрещено»
Ilton Andrew
/
17 июня 2020
vhdl
hdl
ghdl
0
голосов
0
ответов
Ошибки в VHDL при использовании WHEN ELSE
Adson Henrique
/
30 мая 2020
vhdl
fpga
edaplayground
0
голосов
0
ответов
Понимание компонента и сущности в VHDL с помощью Modelsim
imtryingmybest
/
30 мая 2020
vhdl
modelsim
0
голосов
1
ответ
Связывание (2) портов Bidr между (2) модулями в VHDL
g_ski
/
29 мая 2020
vhdl
fpga
двунаправленный
мультиплексор
inout
0
голосов
1
ответ
Многоразовый способ назначить двунаправленную запись другому
Hida
/
29 мая 2020
vhdl
0
голосов
0
ответов
Можно ли создать определяемый пользователем атрибут VHDL для типа, который вызывает функцию, принимающую экземпляр типа в качестве аргумента?
hyiger
/
28 мая 2020
vhdl
fpga
quartus
1
голос
0
ответов
начало ... конец пары ключевых слов в VHDL
Cindy
/
27 мая 2020
vhdl
Страница:
1
2
3
4
5
6
...
47
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...