Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом vhdl
0
голосов
0
ответов
Использование generi c для типа в объекте порта в VHDL 93
aripod
/
29 апреля 2020
vhdl
0
голосов
1
ответ
для генерации с условной логикой
aripod
/
29 апреля 2020
vhdl
0
голосов
1
ответ
VHDL приведение пользовательского целого числа со знаком типа к std_logic_vector
Mark
/
28 апреля 2020
типы
литье
vhdl
0
голосов
0
ответов
Как я могу подключить сигнал out y от mux4: 1 к входу mux4: 1 в приложении для автоматизации состояний в VHDL?
Alin
/
28 апреля 2020
vhdl
fpga
xilinx
vivado
0
голосов
0
ответов
PLA двухбитного сумматора
J. Doe
/
27 апреля 2020
логи-c
vhdl
компьютерные-науки
0
голосов
0
ответов
Детектор последовательности в VHDL с использованием конечного автомата Мура
VERX
/
26 апреля 2020
vhdl
кварт
0
голосов
1
ответ
Как исправить ошибку VHDL "тип идентификатора xxx не согласен с его использованием в качестве типа xxx"?
GlenXoseph
/
24 апреля 2020
vhdl
0
голосов
1
ответ
Как действовать на обоих фронтах сигнала (коммуникационных часов) в VHDL?
J.Doe
/
23 апреля 2020
vhdl
0
голосов
1
ответ
неопределенная ошибка символа, но символ, кажется, определен в коде VHDL
Adriano
/
23 апреля 2020
vhdl
0
голосов
1
ответ
Проблема в C# чтении четырех байтов беззнакового двоичного числа из последовательного порта
Eifel
/
23 апреля 2020
c#
последовательный-порт
vhdl
fpga
uart
0
голосов
1
ответ
Присвоение вектора переменной длины вектору размера * stati c в VHDL
khanks
/
23 апреля 2020
дженерики
агрегат
vhdl
0
голосов
2
ответов
Перечисление типов в VHDL
M.Mahdi Sayadi
/
22 апреля 2020
vhdl
fpga
перечисление
0
голосов
1
ответ
Есть ли команда для изменения целочисленного диапазона в modelsim
xiong347
/
21 апреля 2020
vhdl
modelsim
0
голосов
0
ответов
VHDL SCROLL WORLD на 7-сегментном дисплее
M_M
/
21 апреля 2020
vhdl
0
голосов
0
ответов
VHDL: Почему '0' XOR '0' = '1' в моем дизайне
Tobias
/
21 апреля 2020
vhdl
моделирование
xilinx
vivado
0
голосов
0
ответов
Как я могу реализовать байтовую адресуемую память в VHDL?
serpi K
/
21 апреля 2020
vhdl
0
голосов
3
ответов
Квадрат с плавающей точкой root в Верилоге
Ho Jin Ling
/
18 апреля 2020
vhdl
verilog
кварт
0
голосов
0
ответов
МУЛЬТИПЛЕКС с 6 цифровыми входными каналами и двумя ВКЛЮЧЕННЫМИ сигналами (один низкий и один высокий)
codetuy
/
18 апреля 2020
vhdl
0
голосов
0
ответов
Как найти график масштабирования для ядра FFT IP
M.Mahdi Sayadi
/
18 апреля 2020
vhdl
xilinx
0
голосов
2
ответов
Проблема с внедрением неподписанного компонента в условия ALU в VHDL
Fabian
/
17 апреля 2020
тип-преобразования
vhdl
без-знака
alu
0
голосов
0
ответов
Проблема добавления +1 на выход (VHDL / GHDL)
Alexanderrost
/
16 апреля 2020
vhdl
ghdl
0
голосов
0
ответов
Почему эта функция компилируется без сбоев, а Modelsim отказывается имитировать ее?
Mechanizen
/
16 апреля 2020
vhdl
modelsim
кварт
0
голосов
0
ответов
Посчитайте внешний сигнал в VHDL FSM
Fulvio De Persio
/
15 апреля 2020
vhdl
фшм
0
голосов
1
ответ
Использование PLL для генерации тактового сигнала, превосходящего 400 МГц на ПЛИС MAX10
KilianW
/
15 апреля 2020
vhdl
часы
intel-fpga
0
голосов
2
ответов
Есть ли способ создать al oop внутри оператора case на VHDL?
David Aguiló Domínguez
/
14 апреля 2020
vhdl
Страница:
« сюда
1
2
3
4
5
6
7
8
...
47
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...