Я вижу, что в VHDL часто используется пара «начало… конец», а ключевое слово «начало» никогда не пропускается в структурах ARCHITECTURE и PROCESS, даже если есть только один оператор (например, IF… ELSE… END IF или простое заявление). Однако ключевое слово «начало» не требуется в других трех единицах проектирования (ENTITY, CONFIGURATION и PACKAGE), если оно не является необходимым.
Всегда ли это правило в VHDL? Существуют ли другие ситуации, в которых всегда должно использоваться ключевое слово «начало»?