Я новичок в verilog и хочу объединить X и Y, а затем использовать оператор case, который дает мне соответствующий вывод. Но я получил ошибку. Я ошибся в синтаксисе или в других вещах? заранее спасибо
module HZ(input [1:0]X , input [1:0] Y, output H , output [1:0]Z);
//wire [3:0] concatanate;
assign concatanate ={X , Y};
always@(*) begin
case (concatanate)
4'b1000 :begin
H <= 1'b0;
Z <= 2'b10;
end
4'b1100 : begin
H <= 1'b0;
Z <= 2'b11;
end
//0
4'b0111 : begin
H <= 1'b0 ;
Z <= 2'b00;
end
//1
4'b0100 : begin
H <= 1'b1;
Z <= 2'b11;
end
//2
4'b0101 :begin
H <= 1'b1;
Z <= 2'b00;
end
endcase
end
endmodule
ошибка
(vlog-2110) Illegal reference to net "H".