Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом xilinx
0
голосов
1
ответ
Я не могу присвоить значение своему выводу в VHDL
jmorg85
/
13 апреля 2020
vhdl
fpga
xilinx
0
голосов
0
ответов
Zynq: почему время аннулирования кэша начинает увеличиваться со временем
CJC
/
09 апреля 2020
кэширование
xilinx
zynq
0
голосов
0
ответов
Использование Float Math в VHDL, получение неверного ответа
Natalie E
/
07 апреля 2020
с-плавающей-точкой
vhdl
xilinx
vivado
ieee
0
голосов
1
ответ
Вычислить время обработки Verilog с использованием моделирования и использования FPGA
Jay Desai
/
04 апреля 2020
verilog
fpga
xilinx
vivado
0
голосов
0
ответов
HWICAP 3.0 перестал работать после обновления Vivado Project до 2019.2
Godspped
/
31 марта 2020
xilinx
vivado
0
голосов
0
ответов
Установка инструмента командной строки программного обеспечения Xilinx
Saeid Haghighipour
/
28 марта 2020
xilinx
xilinx-ise-
0
голосов
1
ответ
Предложения по оптимизации дизайна FPGA
Francis
/
28 марта 2020
matlab
fpga
xilinx
0
голосов
1
ответ
Использование Xilinx_Out32 для заданного c набора клевов
shashwatss
/
20 марта 2020
xilinx
0
голосов
0
ответов
Xilinx Vivado 2019.2 - Vitis - package_project - ОШИБКА: [Обычное 17-161] Недопустимое значение параметра '' указано для 'объектов'
LiorMor
/
12 марта 2020
пакет
ядро
xilinx
vivado
0
голосов
0
ответов
Не удалось запустить RTEMS как XU's DomU на QEMU
hadi
/
06 марта 2020
qemu
xilinx
xen
rtems
0
голосов
0
ответов
Запуск SDK Helloworld. c без кабеля UART
trenta coollime
/
29 февраля 2020
sdk
fpga
xilinx
0
голосов
0
ответов
Компоненты VHDL работают отлично отдельно; возникают проблемы с их соединением в верхнем объекте
Kevin KZ
/
22 февраля 2020
vhdl
fpga
xilinx
0
голосов
1
ответ
Вывод истинного двухпортового ОЗУ (совместимого с Xilinx и Intel) в Verilog
Rudy Montoya
/
20 февраля 2020
verilog
fpga
xilinx
intel-fpga
0
голосов
1
ответ
Как запустить IP ядро компилятора DDS из Xilinx
Chandran Goodchild
/
17 февраля 2020
fpga
xilinx
vivado
так-c
redpitaya
2
голосов
1
ответ
как добавить python в xilinx vitis
SahaTib
/
16 февраля 2020
python
fpga
xilinx
1
голос
1
ответ
Добавление сигнала в список чувствительности синтезирует в буфер?
ItM
/
11 февраля 2020
verilog
fpga
xilinx
лвп
vivado
0
голосов
0
ответов
Драйвер одного устройства для нескольких устройств
Wonsik
/
10 февраля 2020
linux--device-драйвер
fpga
xilinx
0
голосов
1
ответ
отсутствует библиотека в контейнере vitis-tool-gpu docker
Evansb
/
05 февраля 2020
xilinx
1
голос
0
ответов
путаница между u-boot.elf и u-boot
coolicelee
/
05 февраля 2020
linux--kernel
xilinx
u-boot
arm64
0
голосов
1
ответ
Как мультиплексировать потоки AXI с TDEST?
Timmy Brolin
/
30 января 2020
fpga
xilinx
vivado
axi4-поток
2
голосов
1
ответ
Есть ли способ передать параметр дизайна с пользовательского IP на программное обеспечение
Equilibrius
/
30 января 2020
xilinx
vivado
0
голосов
0
ответов
Как VxWorks может управлять прерыванием от другого процессора?
Chris
/
30 января 2020
рука
прерывание
xilinx
прерывания-обработки
vxworks
1
голос
1
ответ
Python и устройства UIO: почему mmap.read () работает и os.read () не работает?
SamuraiAku
/
29 января 2020
python
python--3.x-linux--device-водитель
xilinx
1
голос
1
ответ
путаница с адресацией ddr3 через MIG в kc705
Ahmad Zaklouta
/
23 января 2020
память
fpga
ram
память-адрес
xilinx
0
голосов
2
ответов
Невозможно прочитать данные из пользовательского регистра AXI.
HAZEL
/
22 января 2020
c
fpga
xilinx
vivado
zynq
Страница:
« сюда
1
2
3
4
5
6
7
...
12
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...