Я использую Ubuntu 16.04, Xilinx Vitis (с Vivado 2019.2) для создания файла xclbin из синтеза и т. Д.
Я создал проект Vitis, а затем Vivado «пустое приложение» с моим потребности 4х AXI. Я добавил свои файлы кода Verilog в проект Vivado в GUI.
. Мне удалось сгенерировать ядро RTL через GUI, а затем создать файл xclbin обратно в Vitis GUI. * 1005. *
Чтобы сделать это с обновленными файлами кода, из командной строки, с помощью tcl - я попытался повторить те же самые команды tcl из процесса создания ядра RTL Vivado, и почти к концу запуска «package_project», это терпит неудачу, и это пишется: ОШИБКА: [Общее 17-161] Недопустимое значение опции '', указанное для 'объектов' ИНФОРМАЦИЯ: [Обычное 17-206] Выйдя из Vivado в среду, 11 марта 20:22:01 2020 ...
Тогда xo-файл не генерируется, и весь процесс создания Vitis xclbin не может начаться.
Если я пытаюсь выполнять команды, одну за другой в консоли GUI tcl, все работает хорошо.
Чего мне не хватает?
Еще одна проблема, которая в начале процесса "package_project" написано, что многие из моих файлов кода Verilog не упаковываются, поскольку на них нет ссылок из верхнего модуля:
WARNING: [IP_Flow 19-3833] Unreferenced file from the top module is not packaged: '/home/ubuntu/workspace/vitis_kernel_wizard_1/vivado_rtl_kernel/vivado_rtl_kernel.srcs/sources_1/ip/rtl_kernel_wizard_1/rtl_kernel_wizard_1.xci'.
WARNING: [IP_Flow 19-3833] Unreferenced file from the top module is not packaged: '/vitis_src/axi_infrastructure_v1_1_0.vh'.
WARNING: [IP_Flow 19-3833] Unreferenced file from the top module is not packaged: /vitis_src/rtl_kernel_wizard_1.v'.
WARNING: [IP_Flow 19-3833] Unreferenced file from the top module is not packaged: ......
WARNING: [IP_Flow 19-3833] Unreferenced file from the top module is not packaged: ......
WARNING: [IP_Flow 19-3833] Unreferenced file from the top module is not packaged: ......
WARNING: [IP_Flow 19-3833] Unreferenced file from the top module is not packaged:
И так много на ..
Я правильно установил верхний файл, на который все ссылаются сверху и снизу. Также он работает через GUI процесс «генерирования ядра RTL».
В чем может быть проблема ?
Примечание. Я также разместил вопрос на форуме Xilinx. На него еще не ответили. Обязательно найдете здесь.
https://forums.xilinx.com/t5/Vitis-SDAccel-and-SDSoC/Vitis-U250-Generate-RTL-Kernel-via-command-line-ERROR-Common-17/m-p/1084268#M5153
Большое спасибо за вашу помощь.