Почему iverilog жалуется на это выражение / ширину порта? - PullRequest
Новая
       63

Почему iverilog жалуется на это выражение / ширину порта?

0 голосов
/ 05 марта 2019

У меня сбивающая с толку ошибка Verilog, которая возникает, когда я пытаюсь создать 5-битный MUX 2x1 с использованием кода STRUCTURAL, и я не могу найти информацию о том, почему мой код отображается неправильно.Ошибка: 

error: Expression width 5 does not match width 1 of logic gate array port 1.

Я знаю, что речь идет об одном из моих входов, но я не знаю, какой из них находится в порту 1. Но основываясь на том, как выложен остальной код,Я уверен, что все 5-битные входы соответствуют 5-битным проводам и 5-битному выходу.Любая помощь будет оценена!

Для справки вот мои .v и tb.v

.v: {module mux_2x1_5bit (in1, in2, gate, out); 

input [4:0] in1, in2;
input gate;
output [4:0] out;

wire [4:0] a, b;

and #4 and1(a, {5{gate}}, in1);
and #5 and2(b, {5{~gate}}, in2);
or #4 or1(out, a, b);

endmodule

tb.v: 

module mux_2x1_5bitTEST();

wire [4:0] out;
reg [4:0] in1;
reg [4:0] in2;
reg gate;

mux_2x1_5bit DUT(in1, in2, gate, out);

initial
begin
    in1 = 5'b00000;
    in2 = 5'b00010;
    gate = 0;

    #20 in1 = 5'b00001;
    #20 gate = 1;
    #20 in2 = 5'b10101;
    #20 in1 = 5'b01101;
    #20 gate = 0;

end

always @(in1 or in2 or gate)
    #1 $display("| gate = %b | in1 = %b | in2 = %b | out = %b |",  gate,   in1,   in2,   out);

endmodule

1 Ответ

0 голосов
/ 05 марта 2019

Проблема здесь: 

and #4 and1(a, {5{gate}}, in1);
and #5 and2(a, {5{~gate}}, in2);
or #4 or1(out, a, b);

Входы и выходы and gate имеют ширину только 1, но здесь ваши входы - 5. Чтобы исправить это, вы можете сделать это следующим образом: 

assign a = {5{gate}} & in1;
assign b = {5{~gate}} & in2;
assign out = a | b;

или вы можете разделить ваши входы на 1 ширину, если хотите использовать and, например: 

and and_a_1(a[0],gate,in2[0]);
and and_a_2(a[1],gate,in2[1]);
...
and and_a_i(a[i],gate,in2[i];
...