Я новичок в Verilog, поэтому прошу прощения за мой вопрос не имеет смысла, но я пытался настроить...

Предположим, у меня есть логика ввода, такая как: x = 0, y= 1,z = 0,k = 1; У меня есть вывод:...

Я хочу проверить, является ли сигнал «a» высоким до тех пор, пока не будет подтвержден сигнал «b»....

Можно ли отрываться от всегда блока в Verilog?У меня большой блок, и он будет более читабельным с...

Я новичок в verilog, и я читал несколько кодов онлайн.Я наткнулся на следующую строку кода и не...

Я пытаюсь проверить дизайн, написанный на VHDL, используя утверждения SystemVerilog.однако у меня...

Я новичок в Verilog. Мне нужно понять логику тестового примера, но я испытываю затруднения из-за...

У меня продолжает возникать эта проблема, когда я пытаюсь назначить выходные значения в всегда...

Я новичок в SVA.У меня есть вопрос о причастности SVA. 1: sequence s1; 2: start ##[1:$] !start; 3:...

Я сделал базовый пример на игровой площадке eda, который получил.Допустим, у меня есть два часа 1x...

Я пытаюсь сгенерировать часы, которые (3/16) от системных часов.Итак, я решил сгенерировать 3x...

Я получаю ошибку в спектре, когда пытаюсь смоделировать .v код с макросом, определенным ниже:...

Как рассчитать максимальное количество итераций, выполненных за один тактовый цикл данной частоты в...

Я хочу создать define constant that is assigned to one of multiple other определение констант с...

Я конвертирую свой дизайн из Verilog в SystemVerilog, и по умолчанию у меня есть директива...

Я кодировал что-то вроде следующего: always @(state or i1 or i2 or i3 or i4) begin next =...

У меня есть классы, как показано ниже: class h1_c; rand bit[1:0] h1_a; rand bit[1:0] h1_b; h2_c h2;...

Я пытаюсь смоделировать синтезированный (в D-триггер) файл физического регистра (PRF). Тестовый...

У меня есть блок fork-join_none в цикле forever в SV, который имеет два потока.Один поток - это...

Я написал тестовый стенд для моего параметризованного проекта, в котором мне нужно рандомизировать...

Я хочу разработать модуль, который сдвигает 16-битный регистр n раз, где n динамически меняется...

Будут ли сигналы RHS в назначении внутри блока всегда добавляться в список чувствительности? если...

У меня есть следующий фрагмент кода, где временная переменная используется для подсчета числа 1 с в...

Мне нужно создать блок мультиплексора, который работает с входными выводами.Мой модуль имеет n...

У меня есть модуль Verilog с входом и выходом револьвера module Foo #( parameter DATA_BITS = 32,...