Максимальное количество итераций / тактовый цикл

Question

Как рассчитать максимальное количество итераций, выполненных за один тактовый цикл данной частоты в System Verilog.

Например: часы = 50 МГц. Сколько итераций цикла for можно выполнить за один цикл?

Answer 1

Это зависит от того, какую логику представляет цикл for.В качестве примера рассмотрим цикл, который считает количество битов, установленных в шине.Это было бы развернуто в цепочку сумматоров.Так что вам нужно будет посмотреть на задержку по каждому сумматору.

Answer 2

Ограничения нет.

Что касается ограничения в аппаратном обеспечении: в циклах синтеза развертываются и в аппаратном исполнении выполняются параллельно.Задержка сгенерированной логики устанавливает вашу максимальную рабочую частоту, как и для всего кода HDL.