Я работаю над фрагментом кода, в котором мне нужно сгенерировать вывод в соответствии с условием -...
Как мы можем преобразовать электронную таблицу регистров в файл XML для передачи входных данных из...
module inst(); supply1 sp1; supply1 sp2; top top1(.p1(sp1)); top top2(.p1(sp2)); endmodule Может...
Я новичок в системе Verilog и прохожу файл .svh. В его сценарии есть строки, в которых говорится об...
У нас есть конструктор, который назначил временный результат переменной в комбинационном блоке...
Может ли кто-нибудь помочь объяснить эту разницу в поведении?Разве виртуальные функции не должны...
Я все еще новичок в SystemVerilog и пытаюсь привести несколько примеров.Один пример использует...
Я новичок в системе Verilog и у меня возникли проблемы с поиском любого источника, так что Когда я...
У меня есть два экземпляра с именами (inst_1 и inst_2), и я хочу сделать операцию на обоих из них с...
Скажем, у меня есть два типа данных перечисления команд // CMD global macros `define CMD_1_VAL...
Мой проект содержит MicroBlaze, несколько шин AXI4 Lite / Full на XPS в проекте ISE.В ISE...
localparam [32*3*60-1:0] param_t = { 32'h1,32'hFFFF_FFFF,32'b1, 32'h2...
почему я получаю эту ошибку? Это когда я пытаюсь присвоить значения входным проводам.Как я могу это...
Я пытаюсь выучить правильное / готовое рукопожатие в verilog.В частности, мне интересно...
module top; m m1(); m m2(); endmodule module m; myudp u1(); endmodule Я хочу дать delay=5 top.m1.u1....
module top; m m1(); m m2(); endmodule module m; reg r; initial begin $display("%b", r);...
Я пытаюсь написать секундомер в verilog на плате Basys3.У меня очень мало опыта в написании verilog
Я попытался создать экземпляр этого модуля, он выдал мне следующую ошибку (неожиданное '#',...
будет ли блок always без списка чувствительности выводить комбинационную логику, точно так же, как...
Есть ли способ сделать взвешенную рандомизацию в System Verilog на основе данных времени выполнения
В синтезируемом SystemC я могу связывать каждый элемент вектора портов индивидуально:...
Мне нужно инициализировать массивы в сгенерированных экземплярах через блок генерации в Verilog.Я...
следующий код генерирует это сообщение об ошибке: "verilog always_comb накладывает ограничение на...
Играя с systemverilog, я пытаюсь получить статус некоторых процессов, которые разветвлены. Для...
Я провел несколько тестов на игровой площадке EDA, чтобы проверить, какие инструменты симулятора...