Я новичок в системе Verilog и прохожу файл .svh. В его сценарии есть строки, в которых говорится об использовании «include» и «define», а иногда даже «ifndef», например:
'включает CHECK_A
, а также
'определить CHECK_B
Что означает апостроф? и что делает каждый из них?