Может быть несколько сетей supply1 в коде verilog? Если да, в чем смысл?

Question

module inst();                                                                                                                                                                                                 
    supply1 sp1;
    supply1 sp2;
    top top1(.p1(sp1));
    top top2(.p1(sp2));
endmodule

Может быть несколько сетей supply1 в коде verilog? Если да, в чем смысл?

Answer 1

Что касается цифровой логики, нет разницы между источником питания 5 В и источником питания 3,3 В. Но, возможно, вы захотите дать им отдельные имена для ясности, и вы также можете выполнить простое моделирование с низким энергопотреблением, принудив некоторые сети supply1 к 0. Вы не могли бы сделать это, если бы вы удалили только одну сеть supply1.