следующий код генерирует это сообщение об ошибке:
"verilog always_comb накладывает ограничение на то, что он содержит один и только один элемент управления событиями и не имеет элементов управления блокировкой времени"
always_comb begin
if (sig_a)begin
@(posedge sig_b); // wait for a sig_b posedge event
@(negedge sig_b); // then wait for a sig_b negedge event
event_true=1;
end
if (event_true)begin
@((sig_c==1)&&(sig_a==0)); //wait for sig_a to deassert and sig_c assert event to be true
yes =1;
end
else yes =0;
end
Почему процедурный блок комби логики генерирует эту ошибку?
И будет ли синтезируемым всегда блок с @
ожиданием события?