Инициализация 4-битного ввода в системе Verilog

Question

Предположим, у меня есть логика ввода, такая как: x = 0, y= 1,z = 0,k = 1; У меня есть вывод: output [3:0] reg result; Я хочу, чтобы он стал 1010 (kzyx) в двоичном виде. Я пытался

assign result = 4'kzyx;

Как мне это сделать?

Answer 1

Вы можете просто объединить эти сигналы, используя {}:

assign result = {k,z,y,x};

Конкатенация является результатом объединения битов, являющихся результатом одного или нескольких выражений (см. Больше в IEEE1800-2017, гл. 11.4.12).

PS Обратите внимание, что если вы используете assign, вы должны определить свой выход как провод, а не рег.