Верилог реально застрял в неправильном состоянии

Question

Может кто-нибудь объяснить, почему real_OUT не изменяется от 0 до 3.3 в приведенном ниже коде?

Answer 1

Отступы в ваших if ... else заявлениях вводят в заблуждение.

Оператор else в строке 37 соответствует оператору if в строке 35. Таким образом, выполнение вашего блока always переходит со строки 32 if (EN) на строку 39 else real_OUT=1'b0;

Answer 2

Стандартная ошибка: у вас неполный список чувствительности.Он не использует AVDD, Vhist_hl, Vhist_lh.

НЕ используйте always @( name, name, ...), но используйте always @( * ) или always_comb

Также ваш код не может быть синтезирован, так как вы используете как повышение, так и падениекрая.